JPH11340430A

JPH11340430A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH11340430A
Application number: JP10145716A
Authority: JP
Inventors: Hideharu Nakajima; 英晴中嶋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-05-27
Filing date: 1998-05-27
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】記憶ノード電極の表面積を増加させて、必要な
蓄積容量を確保してキャパシタの専有面積を縮小化でき
る半導体記憶装置の製造方法を提供する。【解決手段】トランジスタＴｒとメモリキャパシタＣａ
ｐとを有する半導体記憶装置であって、メモリキャパシ
タは、トランジスタが形成されている基板１０の上部
に、基板面と直交する方向に、所定の高さで、所定の間
隔を隔てて突起して形成されている導電体からなる突起
部を有し、開口ＭＮＣを介してトランジスタのソース・
ドレイン領域１１の１つと接続されている記憶ノード電
極３１ａ（ＭＮ）と、記憶ノード電極の複数の突起部の
表面に被着されたキャパシタ絶縁膜２５と、キャパシタ
絶縁膜を介して記憶ノード電極の複数の突起部とそれぞ
れ対向して形成されているプレート電極３３とを有する
構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、特に、ＤＲＡＭなど、記憶ノー
ド電極を有する半導体記憶装置およびその製造方法に関
する。

【０００２】

【従来の技術】近年のＶＬＳＩ等の半導体装置において
は、３年で７割の縮小化を実現し、高集積化および高性
能化を達成してきた。例えば、ＤＲＡＭ（Dynamic Rand
om Access Memory）は、スイッチング用のメタル−酸化
物−半導体積層体を有する電界効果型トランジスタ（Ｍ
ＯＳＦＥＴ）とメモリキャパシタとを有するメモリセル
構造を持っている。このうち、集積度の点で有利な１つ
のトランジスタと１つのキャパシタから１つのメモリセ
ルを構成する１トランジスタ１キャパシタ型ＤＲＡＭが
現在の主流である。ＤＲＡＭは、半導体デバイスにおけ
るプロセスドライバーとして、学会発表の技術レベルに
おいては１Ｇｂの記憶容量を持つＤＲＡＭの発表も行わ
れているなど、近年ますます微細化、縮小化され、大容
量化、高集積化が進められている。その微細化に伴いメ
モリセル面積は縮小化され、メモリキャパシタの占有面
積も縮小化している。

【０００３】しかしながら、動作マージンを確保し、ア
ルファー線によるソフトエラー耐性を確保して記憶した
データの信頼性を高めるために、メモリキャパシタの蓄
積容量（静電容量）ＣｓはＤＲＡＭの世代にかかわらず
１ビットあたり２０〜３０ｆＦと一定値に保たれてい
る。

【０００４】従って、メモリキャパシタは微細化するに
従いその占有面積を縮小化しているにもかかわらず、そ
の蓄積容量Ｃｓは必要量確保する必要があり、そのため
の様々な工夫がなされてきた。

【０００５】例えば、キャパシタ絶縁膜の膜厚を薄くす
ることにより蓄積容量を増加させる方法の他、キャパシ
タ絶縁膜として窒化シリコンを酸化シリコンで挟んだ複
合膜であるＯＮＯ膜に代わって、比誘電率の高いＴａ₂
Ｏ₅や、ＢＳＴ、ＳＴＯなどを用い、キャパシタ絶縁膜
の構成材料を改良することによりキャパシタの蓄積容量
を増加させるなどの方法が開発されている。

【０００６】一方で、キャパシタの電極構造にも工夫が
加えられており、様々な構造を有するものが開発されて
いる。メモリキャパシタは記憶ノード電極（キャパシタ
のトランジスタに接続している電極）とプレート電極
（キャパシタの接地している電極）とその間のキャパシ
タ絶縁膜とを有しており、記憶ノード電極とプレート電
極の表面積を増加することによりキャパシタの蓄積容量
を増加させることができる。

【０００７】従来より用いられている平面的な構造を持
つプレーナ型のキャパシタを有するＤＲＡＭの断面図を
図１１に示す。１メモリセル中に、１つのトランジスタ
と１つのメモリキャパシタを有している。例えばｐ^-型
の半導体基板１０の素子分離絶縁膜２０に区切られた活
性領域上に薄膜の酸化シリコンであるゲート絶縁膜２１
が形成されており、その上層に例えばポリシリコンから
なるゲート電極３０が形成されている。また、ゲート電
極３０の両側部の半導体基板１０中にはｎ⁺型のソース
・ドレイン拡散層１１が形成されている。以上で、ｎチ
ャネル型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）が形成されている。

【０００８】上記のＭＯＳＦＥＴの一方のソース・ドレ
イン拡散層１１には、電荷蓄積層１２が隣接して形成さ
れている。電荷蓄積層１２は、その上層に形成されてい
るキャパシタ絶縁膜２５を介してプレート電極３３と対
向しており、これらによってメモリキャパシタが形成さ
れている。

【０００９】上記のＭＯＳＦＥＴとメモリキャパシタを
被覆して例えばＰＳＧ（リンを含有する酸化シリコン）
などの酸化シリコン系の層間絶縁膜２２が形成されてい
る。層間絶縁膜２２には上記のＭＯＳＦＥＴの他方のソ
ース・ドレイン拡散層１１に達するビットコンタクトＢ
Ｃが開口されて、ビット線３４がソース・ドレイン拡散
層１１に接続して形成されている。

【００１０】上記のＤＲＡＭは、例えばゲート電極３０
とプレート電極３３をそれぞれ異なるポリシリコンで形
成し、ビット線をアルミニウムで形成することができ、
比較的簡単な２層ポリシリコン製造プロセスで製造する
ことが可能である。しかしながら、キャパシタとソース
・ドレイン拡散層が接続して形成されているために、α
線によるソフトエラーの発生率が高く、また、キャパシ
タとして広い面積が必要であり、高集積化、大容量化に
不利であった。

【００１１】上記の欠点を改良するため、現在では記憶
ノード電極を立体化して複雑な形状とし、記憶ノード電
極の側壁面などを利用し、キャパシタの占有面積は増加
させずに記憶ノード電極の表面積を増加させて蓄積容量
を増加させることが一般的となっている。立体化した記
憶ノード電極として、例えば、スタック型およびトレン
チ型などがある。トレンチ型は基板に対して深さ方向に
記憶ノード電極を形成したもので、基板を掘ることによ
る弊害を検討する必要がある。

【００１２】一方スタック型ＤＲＡＭとしては、例えば
断面が図１２に示す構造を有する。図１１を参照して述
べた上記のプレーナ型のＤＲＡＭと同様に、図１２のス
タック型ＤＲＡＭは、１メモリセル中に、１つのトラン
ジスタと１つのメモリキャパシタを有している。例えば
ｐ^-型の半導体基板１０の素子分離絶縁膜２０に区切ら
れた活性領域上に薄膜の酸化シリコンであるゲート絶縁
膜２１が形成されており、その上層に例えばポリシリコ
ンからなるゲート電極３０が形成されている。また、ゲ
ート電極３０の両側部の半導体基板１０中にはｎ⁺型の
ソース・ドレイン拡散層１１が形成されている。以上
で、ｎチャネル型のＭＯＳ電界効果トランジスタ（ＭＯ
ＳＦＥＴ）が形成されている。

【００１３】上記のＭＯＳＦＥＴの一方のソース・ドレ
イン拡散層１１には、記憶ノードコンタクトＭＮＣを介
して、記憶ノード電極（キャパシタの下部電極）ＭＮが
接続して形成されている。記憶ノード電極ＭＮは、その
上層に形成されているキャパシタ絶縁膜２５を介してプ
レート電極３３と対向しており、これらによってメモリ
キャパシタが形成されている。

【００１４】上記のＭＯＳＦＥＴとメモリキャパシタを
被覆して例えばＰＳＧ（リンを含有する酸化シリコン）
などの酸化シリコン系の層間絶縁膜２２が形成されてい
る。層間絶縁膜２２には上記のＭＯＳＦＥＴの他方のソ
ース・ドレイン拡散層１１に達するビットコンタクトＢ
Ｃが開口されて、ビット線３４がソース・ドレイン拡散
層１１に接続して形成されている。

【００１５】上記のスタック型キャパシタは、キャパシ
タが素子分離絶縁膜２０やゲート電極３０の上方にまで
延びて形成されている。従って、プレーナ型キャパシタ
よりも蓄積容量を大きくすることが可能であり、必要な
蓄積容量を確保してキャパシタの専有面積を縮小するこ
とができ、高集積化、大容量化に有利である。また、ソ
ース・ドレイン拡散層１１を狭くすることができるの
で、α線によるソフトエラーの発生率が低減することが
可能である。

【００１６】

【発明が解決しようとする課題】しかしながら、現在の
ＤＲＡＭの高集積化、大容量化の流れの中では、上記の
従来のスタック型のキャパシタにおいて、素子分離絶縁
膜やゲート電極の上方にまで延ばして形成しても、蓄積
容量が不足する傾向にある。記憶ノード電極を厚膜化し
て、その側壁面を利用して蓄積容量を増加させることが
可能であるが、この方法では記憶ノード電極をかなり厚
膜としなければならず、さらに記憶ノード電極の加工工
程におけるドライエッチングの負担が大きく、歩留りも
低く、必要な蓄積容量を確保してキャパシタの専有面積
を縮小化することが困難となっていた。

【００１７】本発明は、上記の問題を鑑みなされたもの
で、メモリキャパシタを有する半導体記憶装置の記憶ノ
ード電極において、記憶ノード電極の表面積を増加させ
て、必要な蓄積容量を確保してキャパシタの専有面積を
縮小化できる半導体記憶装置およびその製造方法を提供
することを目的とする。

【００１８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体記憶装置は、トランジスタとメモリ
キャパシタとを有する半導体記憶装置であって、前記メ
モリキャパシタは、前記トランジスタが形成されている
基板の上部に、基板面と直交する方向に、所定の高さ
で、所定の間隔を隔てて突起して形成されている導電体
からなる突起部を有し、開口を介して前記トランジスタ
のソース・ドレイン領域の１つと接続されている記憶ノ
ード電極と、前記記憶ノード電極の前記複数の突起部の
表面に被着されたキャパシタ絶縁膜と、前記キャパシタ
絶縁膜を介して前記記憶ノード電極の前記複数の突起部
とそれぞれ対向して形成されているプレート電極とを有
する。

【００１９】上記の本発明の半導体記憶装置によれば、
記憶ノード電極には基板面と直交する方向に、所定の高
さで、所定の間隔を隔てて突起する複数個の突起部が形
成されており、キャパシタ絶縁膜を介して突起部の表面
と対向してプレート電極が形成されていることから、記
憶ノード電極の表面積を増加させることが可能である。
従って、必要な蓄積容量を確保してキャパシタの専有面
積を縮小化することができる。

【００２０】上記の本発明の半導体記憶装置は、好適に
は、前記突起部の側壁面が凹凸形状を有する。これによ
り、さらに記憶ノード電極の表面積を増加させることが
可能である。

【００２１】また、上記の目的を達成するため、本発明
の半導体記憶装置の製造方法は、トランジスタとメモリ
キャパシタとを有する半導体記憶装置の製造方法であっ
て、前記トランジスタが形成されている基板の上部に、
前記トランジスタを被覆する絶縁膜を形成する工程と、
前記トランジスタのソース・ドレイン領域の１つに達す
るコンタクトホールを開口する工程と、前記ソース・ド
レイン領域の１つに接続するように記憶ノード電極用層
を形成する工程と、前記記憶ノード電極用層の上層にマ
スク層を形成する工程と、前記マスク層を記憶ノード電
極の加工パターンに加工する工程と、前記マスク層をマ
スクとして前記記憶ノード電極用層に前記記憶ノード電
極用層の膜厚よりも浅い凹部を形成することで、基板面
と直交する方向に、所定の高さで、所定の間隔を隔てて
突起する複数個の突起部を有する記憶ノード電極を形成
する工程と、前記マスク層を除去する工程と、前記突起
部の表面を被覆して前記記憶ノード電極の上層にキャパ
シタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の
上層にプレート電極を形成する工程とを有する。

【００２２】上記の本発明の半導体記憶装置の製造方法
は、トランジスタが形成されている基板の上部に、トラ
ンジスタを被覆する絶縁膜を形成し、トランジスタのソ
ース・ドレイン領域の１つに達するコンタクトホールを
開口し、ソース・ドレイン領域の１つに接続するように
記憶ノード電極用層を形成する。次に、記憶ノード電極
用層の上層にマスク層を形成し、マスク層を記憶ノード
電極の加工パターンに加工する。次に、マスク層をマス
クとして記憶ノード電極用層に記憶ノード電極用層の膜
厚よりも浅い凹部を形成することで、基板面と直交する
方向に、所定の高さで、所定の間隔を隔てて突起する複
数個の突起部を有する記憶ノード電極を形成する。次
に、マスク層を除去し、突起部の表面を被覆して記憶ノ
ード電極の上層にキャパシタ絶縁膜を形成し、キャパシ
タ絶縁膜の上層にプレート電極を形成する。

【００２３】上記の本発明の半導体記憶装置の製造方法
によれば、基板面と直交する方向に、所定の高さで、所
定の間隔を隔てて突起する複数個の突起部を有する記憶
ノード電極を形成し、キャパシタ絶縁膜を介して突起部
の表面と対向してプレート電極を形成することができる
ので、記憶ノード電極の表面積を増加させて、必要な蓄
積容量を確保してキャパシタの専有面積を縮小化できる
半導体記憶装置を製造することが可能である。

【００２４】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記マスク層を形成する工程の後、前記
マスク層を記憶ノード電極の加工パターンに加工する工
程の前に、前記マスク層の上層にエッチングにより残渣
を発生する膜を形成する工程と、前記残渣を発生する膜
をエッチングして残渣を形成する工程とをさらに有し、
前記マスク層を記憶ノード電極の加工パターンに加工す
る工程においては、前記残渣をマスクとして前記マスク
層を加工する。これにより、複数個の突起部を有する記
憶ノード電極を形成するためのマスク層を形成すること
ができる。残渣を発生する膜としてＡｌＳｉ膜を用い、
ＡｌＳｉ膜中のＳｉ粒子を残渣とすることが可能であ
る。

【００２５】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記ＡｌＳｉ膜を形成する工程の後、前
記残渣を形成する工程の前に、前記ＡｌＳｉ膜中のＳｉ
粒子を成長させるアニール処理工程をさらに有する。こ
れにより、Ｓｉ粒子の大きさを制御することが可能であ
り、記憶ノード電極に形成する突起部の大きさを制御し
て形成することが可能である。

【００２６】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記複数個の突起部を有する記憶ノード
電極を形成する工程の後、前記キャパシタ絶縁膜を形成
する工程の前に、前記突起部の側壁面を凹凸形状に加工
する工程を有する。これにより、さらに記憶ノード電極
の表面積を増加させることが可能である。

【００２７】上記の本発明の半導体記憶装置の製造方法
は、好適には、前記突起部の側壁面を凹凸形状に加工す
る工程においては、異方性エッチングにより、エッチン
グガスを前記突起部に対して斜めに角度をつけてあてる
ようにし、一定時間毎に前記角度を変化させて加工す
る。これにより、突起部の側壁面を凹凸形状に加工する
ことができる。

【００２８】

【発明の実施の形態】以下に、本発明の半導体記憶装置
およびその製造方法の実施の形態について図面を参照し
て説明する。

【００２９】第１実施形態本実施形態にかかる半導体記憶装置について説明する。
図１（ａ）に示すように、例えばシリコン半導体基板１
０の素子分離絶縁膜２０に区切られた活性領域上に薄膜
の酸化シリコンであるゲート絶縁膜２１が形成されてお
り、その上層に例えばポリシリコンからなるゲート電極
３０が形成されている。また、ゲート電極３０の両側部
の半導体基板１０中にはソース・ドレイン拡散層１１が
形成されている。以上で、ＭＯＳ電界効果トランジスタ
（ＭＯＳＦＥＴ）が形成されている。

【００３０】上記のＭＯＳＦＥＴを被覆して例えばＰＳ
Ｇ（リンを含有する酸化シリコン）などの酸化シリコン
系の層間絶縁膜２２が形成されており、その上層には例
えば窒化シリコン系のエッチングストッパ膜２３が形成
されている。層間絶縁膜２２およびエッチングストッパ
膜２３を貫通して、上記のＭＯＳＦＥＴの一方のソース
・ドレイン拡散層１１に達する記憶ノードコンタクトＭ
ＮＣが開口されており、記憶ノードコンタクトＭＮＣを
埋め込んで、記憶ノード電極（キャパシタの下部電極）
３１ａ（ＭＮ）が接続して形成されている。記憶ノード
電極３１ａには、その上層に形成されているプレート電
極３３と対向する側の面に基板面と直交する方向に、所
定の高さで、所定の間隔を隔てて突起する複数個の突起
部が形成されており、突起部を被覆して記憶ノード電極
３１ａの上層にキャパシタ絶縁膜２５が形成されてお
り、その上層にプレート電極３３が形成されている。以
上で、メモリキャパシタが形成されている。

【００３１】上記の半導体記憶装置の１メモリセルの等
価回路図を図１（ｂ）に示す。１メモリセルは１つの電
界効果トランジスタＴｒと１つのキャパシタＣａｐとか
ら形成されており、高集積化しやすい構成である。ま
た、上記の半導体記憶装置は、ビット線よりの上層にキ
ャパシタ（記憶ノード電極）を形成するＣＯＢ（capaci
tor over bitline）型とすることが可能であり、この場
合、セル領域上に微細加工で決まる最大のキャパシタ
（記憶ノード電極）を形成することができる。

【００３２】上記の本実施形態の半導体記憶装置は、記
憶ノード電極には基板面と直交する方向に、所定の高さ
で、所定の間隔を隔てて突起する複数個の突起部が形成
されており、キャパシタ絶縁膜を介して突起部の表面と
対向してプレート電極が形成されていることから、記憶
ノード電極の表面積を増加させることが可能である。従
って、必要な蓄積容量を確保してキャパシタの専有面積
を縮小化することができる。

【００３３】上記の半導体記憶装置の製造方法につい
て、説明する。まず、図２（ａ）に至るまでの工程につ
いて説明する。半導体基板１０に例えばＬＯＣＯＳ法に
より素子分離絶縁膜２０を形成し、活性領域において例
えば熱酸化法により酸化シリコンからなるゲート絶縁膜
２１を形成し、その上層に例えばＣＶＤ（Chemical Vap
or Deposition ）法により導電性不純物を含有するポリ
シリコン層を形成して、ゲート電極パターンに加工し、
ゲート電極３０を形成する。次に、ゲート電極３０をマ
スクにしてイオン注入を行い、ソース・ドレイン拡散層
１１を形成し、トランジスタを形成する。次に、トラン
ジスタを被覆して例えばＣＶＤ法により酸化シリコンを
堆積させ、リフロー、エッチバックあるいはＣＭＰ（Ch
emical Mechanical Polishing ）法などにより平坦化し
て、層間絶縁膜２２を形成する。次に、例えばＣＶＤ法
により層間絶縁膜２２の上層に層間絶縁膜２２よりもエ
ッチング速度の遅い膜として窒化シリコンを堆積させ、
エッチングストッパ膜２３を形成する。

【００３４】次に、図２（ｂ）に示すように、フォトリ
ソグラフィー工程により図示しないレジスト膜を形成
し、ＲＩＥ（反応性イオンエッチング）などのエッチン
グを施すことで、層間絶縁膜２２およびエッチングスト
ッパ膜２３を貫通して、上記のＭＯＳＦＥＴの一方のソ
ース・ドレイン拡散層１１に達する記憶ノードコンタク
トＭＮＣを開口する。次に、例えばＣＶＤ法により導電
性不純物を含有するポリシリコンなどの導電体を、記憶
ノードコンタクトＭＮＣ内を埋め込み、さらに層間絶縁
膜２２の上層に全面に堆積させて、記憶ノード電極用層
３１を形成する。その上層に、例えばＣＶＤ法により窒
化シリコンなど、記憶ノード電極用層３１を構成する導
電体に対して選択比を有してエッチングすることが可能
な材料を堆積させ、マスク層２４を形成し、さらにその
上層に、エッチングにより残渣を発生する膜として、例
えばＡｌＳｉ膜３２を形成する。ＡｌＳｉ膜の場合は、
残渣としてＳｉ粒子が発生する。

【００３５】上記のＡｌＳｉ膜３２のＳｉ含有率は、例
えば０．５〜２．０重量％とする。上記のＡｌＳｉ膜３
２を形成した後、例えば１５０〜３００℃の温度で５〜
６０分のアニール処理を施す。これにより、ＡｌＳｉ膜
３２中に分散していたＳｉが結晶化し、任意の場所にて
周囲のＳｉを集めながらＳｉ粒子サイズが拡大してい
く。このとき、Ｓｉ粒子の存在確率が低くなるにつれて
Ｓｉ粒子サイズが拡大していくことになり、ＡｌＳｉ膜
中のＳｉ含有率、アニール温度および時間により、Ｓｉ
粒子の存在確率とＳｉ粒子サイズを制御することができ
る。Ｓｉ粒子サイズを小さく、かつ、Ｓｉ粒子の存在確
率を高くすることが望ましい解の一つであり、この場合
には、ＡｌＳｉ膜中のＳｉ含有率を下げ、アニール条件
を弱く設定する。例えば、ＡｌＳｉ膜中のＳｉ含有率を
０．５重量％、アニール条件を１５０℃、１０分とす
る。

【００３６】次に、図３（ｃ）に示すように、ＡｌＳｉ
膜中のＳｉ粒子を残してＡｌを選択的に除去するエッチ
ング条件、例えばホットリン酸系のウェットエッチング
で８０℃、３０分程度の処理を施すことにより、マスク
層２４の上層にＳｉ粒子の残渣３２ａを形成することが
できる。例えば、Ｓｉ粒子の残渣３２ａの平均的な直径
を０．１μｍ、Ｓｉ粒子の残渣３２ａ間の距離を０．２
〜０．３μｍ程度にして形成することができる。

【００３７】次に、図３（ｄ）に示すように、Ｓｉ粒子
の残渣３２ａをマスクとして、窒化シリコンのマスク層
２４を選択的に除去する条件でエッチングし、Ｓｉ粒子
の残渣３２ａのパターンをマスク層２４ａに転写する。
ここで、上記のエッチング条件としては、例えば（エッ
チングガスおよび流量：SiF₄/O₂/Ar=100/10/50sccm，圧
力：１Ｐａ，ＲＦパワー：６００Ｗ）とすることができ
る。このとき、窒化シリコン膜のマスク層に対するＳｉ
粒子のエッチング選択比が最悪の場合同等であったとし
ても、Ｓｉ粒子の残渣３２ａの平均的な直径を０．１μ
ｍ程度、マスク層の膜厚を０．１μｍ程度に設定するこ
とで、マスク層の加工を行うことが可能となる。

【００３８】次に、図４（ｅ）に示すように、マスク層
２４ａをマスクとしてエッチングを行い、記憶ノード電
極用層３１の膜厚よりも浅い凹部を形成することで、複
数個の突起部を有する記憶ノード電極３１ａを形成す
る。このとき、凹部が記憶ノード電極用層を貫通しない
ように制御する必要がある。例えば、窒化シリコンのマ
スク層２４ａ上に炭素を堆積させてポリシリコン層を選
択的に除去するような以下の条件（エッチングガスおよ
び流量：SiF₄/CO₂/Ar=200/50/20sccm ，圧力：１Ｐａ，
ＲＦパワー：６００Ｗ）で、ポリシリコンの記憶ノード
電極用層を選択的に加工する。このとき、Ｓｉ粒子の残
渣３２ａは図面上除去されないように示しているが、除
去されてもかまわない。

【００３９】次に、図４（ｆ）に示すように、Ｓｉ粒子
の残渣３２ａおよびマスク層２４ａを除去する。

【００４０】次に、図５（ｇ）に示すように、フォトリ
ソグラフィー工程により所望の記憶ノード電極の大きさ
のレジスト膜Ｒを成膜し、ＲＩＥなどのエッチングを施
して不必要な部分の記憶ノード電極を除去し、記憶ノー
ド電極３１ａを加工する。

【００４１】次に、図５（ｈ）に示すように、レジスト
膜Ｒを除去する。以上で、記憶ノード電極３１ａ（Ｍ
Ｎ）が完成する。

【００４２】次に、例えばＣＶＤ法によりＯＮＯ膜（酸
化膜−窒化膜−酸化膜の積層体）を積層させ、記憶ノー
ド電極３１ａの突起部の表面を被覆して、誘電体膜であ
るキャパシタ絶縁膜２５を形成する。次に例えばＣＶＤ
法により不純物を含有するポリシリコンをキャパシタ絶
縁膜２５の上層に堆積させ、キャパシタ絶縁膜２５を介
して記憶ノード電極３１ａの突起部の表面と対向するよ
うにプレート電極３３を形成し、図１（ａ）に示すよう
なキャパシタを完成させる。以後の工程としては、例え
ばＣＶＤ法により全面に酸化シリコンを堆積させ上層絶
縁膜を形成し、さらに必要に応じて上層配線を形成する
などして、所望の半導体記憶装置を製造することができ
る。

【００４３】上記の本実施形態の半導体記憶装置の製造
方法によれば、基板面と直交する方向に、所定の高さ
で、所定の間隔を隔てて突起する複数個の突起部を有す
る記憶ノード電極を形成し、キャパシタ絶縁膜を介して
突起部の表面と対向してプレート電極を形成することが
できるので、記憶ノード電極の表面積を増加させて、必
要な蓄積容量を確保してキャパシタの専有面積を縮小化
できる半導体記憶装置を製造することが可能である。

【００４４】第２実施形態本実施形態にかかる半導体記憶装置は、実質的に第１実
施形態と同様であり、その製造方法について説明する。
まず、図６（ａ）に示すように、複数個の突起部を有す
る記憶ノード電極３１ａを形成するに至るまでは、第１
実施形態と同様にして形成することができる。

【００４５】次に、図６（ｂ）に示すように、例えばＳ
ＯＧ（Spin on Glass ）膜２６を塗布するなど、流動性
の高い膜を形成することで表面を平坦化する。

【００４６】次に、図７（ｃ）に示すように、フォトリ
ソグラフィー工程により所望の記憶ノード電極の大きさ
のレジスト膜Ｒを成膜し、ＲＩＥなどのエッチングを施
して、ＳＯＧ膜２６と記憶ノード電極３１ａを連続的に
加工する。

【００４７】次に、図７（ｄ）に示すように、レジスト
膜Ｒを除去し、さらに例えばフッ酸系のウェットエッチ
ングによりＳＯＧ膜２６を除去する。以上で、記憶ノー
ド電極３１ａ（ＭＮ）が完成する。以下の工程として
は、第１実施形態と同様にして所望の半導体記憶装置を
製造することができる。以上の工程により、第１実施形
態と同様に記憶ノード電極の表面積を増加させることが
可能である。

【００４８】第３実施形態本実施形態にかかる半導体記憶装置について説明する。
図８（ａ）に示すように、第１実施形態にかかる半導体
記憶装置と実質的に同様であり、その等価回路図を図８
（ｂ）に示す。１メモリセルは１つの電界効果トランジ
スタＴｒと１つのキャパシタＣａｐとから形成されてお
り、高集積化しやすい構成である。第１実施形態にかか
る半導体記憶装置に対して、記憶ノード電極３１ａの突
起部の側壁面が凹凸形状を有していることが異なる。こ
のように突起部の側壁面が凹凸形状を有していることに
より、さらに記憶ノード電極の表面積を増加させること
が可能である。

【００４９】上記の半導体記憶装置の製造方法につい
て、説明する。まず、図９（ａ）に示すように、Ｓｉ粒
子の残渣３２ａのパターンをマスク層２４ａに転写し、
マスク層２４ａをマスクとしてエッチングを行い、記憶
ノード電極用層３１の膜厚よりも浅い凹部を形成するこ
とで、複数個の突起部を有する記憶ノード電極３１ａを
形成するに至るまでは、第１実施形態と同様にして形成
することができる。

【００５０】次に、図９（ｂ）に示すように、ＲＩＥな
どの異方性エッチングにより、エッチングガスＥが記憶
ノード電極３１ａの突起部に対して斜めに角度をつけて
あたるように、エッチングの方向を垂直から角度θ（例
えば４５度）をもって傾けた状態でエッチングを行う。
これにより、突起部のある高さの部分がエッチングされ
て、凹部が形成される。さらに一定時間毎に上記の角度
を不連続的に変化させることにより、記憶ノード電極３
１ａの突起部の側壁面に微小な凹部Ｄが複数個形成さ
れ、これにより凹凸形状が形成されることになる。

【００５１】次に、図１０（ｃ）に示すように、Ｓｉ粒
子の残渣３２ａおよびマスク層２４ａを除去する。

【００５２】次に、図１０（ｄ）に示すように、ＲＩＥ
などのエッチングを施して不必要な部分の記憶ノード電
極を除去し、記憶ノード電極３１ａを加工する。以上
で、記憶ノード電極３１ａ（ＭＮ）が完成する。

【００５３】以後の工程としては、第１実施形態と同様
にして、キャパシタ絶縁膜２５およびプレート電極３３
を形成することにより、図８（ａ）に示す半導体記憶装
置を製造することができる。

【００５４】上記の本実施形態の半導体記憶装置の製造
方法によれば、複数個の突起部を有する記憶ノード電極
を形成し、キャパシタ絶縁膜を介して突起部の表面と対
向してプレート電極を形成することができるので、記憶
ノード電極の表面積を増加させて、必要な蓄積容量を確
保してキャパシタの専有面積を縮小化できる半導体記憶
装置を製造することが可能である。また、突起部の側壁
面が凹凸形状を有するように形成しているので、さらに
記憶ノード電極の表面積を増加させることが可能であ
る。

【００５５】本発明の半導体記憶装置およびその製造方
法は、メモリキャパシタを有するＤＲＡＭやＶＲＡＭな
ど、キャパシタ（記憶ノード）を有する半導体記憶装置
であれば適用可能である。

【００５６】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、記憶ノ
ード電極としてはポリシリコン以外にもアモルファスシ
リコンなどの導電体により形成してもよい。マスク層と
しては、上記の窒化シリコン層に限らず、記憶ノード電
極用層と選択比を有してエッチング可能な膜であればよ
い。また、エッチングにより残渣を発生する膜としては
ＡｌＳｉ膜に限らず、マスク層にパターンを転写可能
で、そのパターンにより記憶ノード電極を加工すること
が可能な残渣を発生することが可能な膜であればよい。
また、トランジスタ部分の構造および製造方法などは特
に限定されず、ポリサイドなどのゲート電極、ＬＤＤ構
造のソース・ドレイン拡散層など、様々な構造をとるこ
とが可能である。さらに、ロジックＬＳＩやその他の半
導体素子あるいは装置との混載も可能である。その他、
本発明の要旨を逸脱しない範囲で種々の変更が可能であ
る。

【００５７】

【発明の効果】本発明の半導体記憶装置によれば、記憶
ノード電極のプレート電極と対向する側の面に複数個の
突起部が形成されており、キャパシタ絶縁膜を介して突
起部の表面と対向してプレート電極が形成されているこ
とから、記憶ノード電極の表面積を増加させることが可
能である。従って、必要な蓄積容量を確保してキャパシ
タの専有面積を縮小化することができる。

【００５８】また、本発明の半導体記憶装置の製造方法
によれば、本発明の半導体記憶装置を製造可能である。
複数個の突起部を有する記憶ノード電極を形成し、キャ
パシタ絶縁膜を介して突起部の表面と対向してプレート
電極を形成することができるので、記憶ノード電極の表
面積を増加させて、必要な蓄積容量を確保してキャパシ
タの専有面積を縮小化できる半導体記憶装置を製造する
ことが可能である。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１実施形態にかかる半
導体記憶装置の断面図であり、図１（ｂ）は１メモリセ
ルの等価回路図である。

【図２】図２は本発明の第１実施形態にかかる半導体記
憶装置の製造方法の製造工程を示す断面図であり、
（ａ）はエッチングストッパ膜の形成工程まで、（ｂ）
はＡｌＳｉ膜の形成工程までを示す。

【図３】図３は図２の続きの工程を示す断面図であり、
（ｃ）は残渣の形成工程まで、（ｄ）は残渣のパターン
のマスク層への転写工程までを示す。

【図４】図４は図３の続きの工程を示す断面図であり、
（ｅ）は複数個の突起部を有する記憶ノード電極の形成
工程まで、（ｆ）はマスク層の除去工程までを示す。

【図５】図５は図４の続きの工程を示す断面図であり、
（ｇ）は記憶ノード電極の加工工程まで、（ｈ）はレジ
スト膜の除去工程までを示す。

【図６】図６は本発明の第２実施形態にかかる半導体記
憶装置の製造方法の製造工程を示す断面図であり、
（ａ）は複数個の突起部を有する記憶ノード電極の形成
工程まで、（ｂ）はＳＯＧ膜の形成工程までを示す。

【図７】図７は図６の続きの工程を示す断面図であり、
（ｃ）は記憶ノード電極およびＳＯＧ膜の加工工程ま
で、（ｄ）はレジスト膜およびＳＯＧ膜の除去工程まで
を示す。

【図８】図８（ａ）は本発明の第３実施形態にかかる半
導体記憶装置の断面図であり、図８（ｂ）は１メモリセ
ルの等価回路図である。

【図９】図９は本発明の第３実施形態にかかる半導体記
憶装置の製造方法の製造工程を示す断面図であり、
（ａ）は複数個の突起部を有する記憶ノード電極の形成
工程まで、（ｂ）は突起部の側壁面を凹凸形状に加工す
る工程までを示す。

【図１０】図１０は図９の続きの工程を示す断面図であ
り、（ｃ）はマスク層の除去工程まで、（ｄ）は記憶ノ
ード電極の加工工程までを示す。

【図１１】図１１は第１従来例にかかる半導体記憶装置
の断面図である。

【図１２】図１２は第２従来例にかかる半導体記憶装置
の断面図である。

【符号の説明】

１０…半導体基板、１１…ソース・ドレイン拡散層、１
２…電荷蓄積層、２０…素子分離絶縁膜、２１…ゲート
絶縁膜、２２…層間絶縁膜、２３…エッチングストッパ
膜、２４，２４ａ…マスク層、２５…キャパシタ絶縁
膜、３０…ゲート電極、３１…記憶ノード電極用層、３
１ａ…記憶ノード電極、３２…ＡｌＳｉ膜、３２ａ…Ｓ
ｉ粒子の残渣、３３…プレート電極、ＭＮ…記憶ノード
電極、ＭＮＣ…記憶ノードコンタクト、ＢＣ…ビットコ
ンタクト、Ｄ…凹部、ＢＬ…ビット線、ＷＬ…ワード
線、Ｔｒ…トランジスタ、Ｃａｐ…キャパシタ、Ｅ…エ
ッチングガス。

Claims

【特許請求の範囲】

【請求項１】トランジスタとメモリキャパシタとを有す
る半導体記憶装置であって、前記メモリキャパシタは、前記トランジスタが形成され
ている基板の上部に、基板面と直交する方向に、所定の
高さで、所定の間隔を隔てて突起して形成されている導
電体からなる突起部を有し、開口を介して前記トランジ
スタのソース・ドレイン領域の１つと接続されている記
憶ノード電極と、前記記憶ノード電極の前記複数の突起部の表面に被着さ
れたキャパシタ絶縁膜と、前記キャパシタ絶縁膜を介して前記記憶ノード電極の前
記複数の突起部とそれぞれ対向して形成されているプレ
ート電極とを有する半導体記憶装置。
【請求項２】前記突起部の側壁面が凹凸形状を有する請
求項１記載の半導体記憶装置。
【請求項３】トランジスタとメモリキャパシタとを有す
る半導体記憶装置の製造方法であって、前記トランジスタが形成されている基板の上部に、前記
トランジスタを被覆する絶縁膜を形成する工程と、前記トランジスタのソース・ドレイン領域の１つに達す
るコンタクトホールを開口する工程と、前記ソース・ドレイン領域の１つに接続するように記憶
ノード電極用層を形成する工程と、前記記憶ノード電極用層の上層にマスク層を形成する工
程と、前記マスク層を記憶ノード電極の加工パターンに加工す
る工程と、前記マスク層をマスクとして前記記憶ノード電極用層に
前記記憶ノード電極用層の膜厚よりも浅い凹部を形成す
ることで、基板面と直交する方向に、所定の高さで、所
定の間隔を隔てて突起する複数個の突起部を有する記憶
ノード電極を形成する工程と、前記マスク層を除去する工程と、前記突起部の表面を被覆して前記記憶ノード電極の上層
にキャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜の上層にプレート電極を形成する
工程とを有する半導体記憶装置の製造方法。
【請求項４】前記マスク層を形成する工程の後、前記マ
スク層を記憶ノード電極の加工パターンに加工する工程
の前に、前記マスク層の上層にエッチングにより残渣を
発生する膜を形成する工程と、前記残渣を発生する膜を
エッチングして残渣を形成する工程とをさらに有し、前記マスク層を記憶ノード電極の加工パターンに加工す
る工程においては、前記残渣をマスクとして前記マスク
層を加工する請求項３記載の半導体記憶装置の製造方
法。
【請求項５】前記エッチングにより残渣を発生する膜を
形成する工程においては、ＡｌＳｉ膜を形成し、前記残渣を形成する工程においては、前記ＡｌＳｉ膜中
のＳｉ粒子を残渣として形成する請求項４記載の半導体
記憶装置の製造方法。
【請求項６】前記ＡｌＳｉ膜を形成する工程の後、前記
残渣を形成する工程の前に、前記ＡｌＳｉ膜中のＳｉ粒
子を成長させるアニール処理工程をさらに有する請求項
５記載の半導体記憶装置の製造方法。
【請求項７】前記複数個の突起部を有する記憶ノード電
極を形成する工程の後、前記キャパシタ絶縁膜を形成す
る工程の前に、前記突起部の側壁面を凹凸形状に加工す
る工程を有する請求項３記載の半導体記憶装置の製造方
法。
【請求項８】前記突起部の側壁面を凹凸形状に加工する
工程においては、異方性エッチングにより、エッチング
ガスを前記突起部に対して斜めに角度をつけてあてるよ
うにし、一定時間毎に前記角度を変化させて加工する請
求項７記載の半導体記憶装置の製造方法。