JPH0864777A - 半導体記憶装置とその製造方法 - Google Patents
半導体記憶装置とその製造方法Info
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- JPH0864777A JPH0864777A JP6195019A JP19501994A JPH0864777A JP H0864777 A JPH0864777 A JP H0864777A JP 6195019 A JP6195019 A JP 6195019A JP 19501994 A JP19501994 A JP 19501994A JP H0864777 A JPH0864777 A JP H0864777A
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- epitaxial semiconductor
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Abstract
(57)【要約】
【目的】 ＮＡＮＤ型ＤＲＡＭにおいて、１ビット当た
り占有する面積をできる限り縮小することで高集積化を
図る。 【構成】 半導体基板１上に柱状の第１のエピタキシャ
ル半導体層４、第２のエピタキシャル半導体層４’を形
成し、第１のエピタキシャル半導体層４の側面には第１
のキャパシタ構造（第１の絶縁膜６、第１のキャパシタ
電極７、９、第１のキャパシタ絶縁膜８）、第２のエピ
タキシャル半導体層４’の側面には第１のゲート絶縁膜
１１、第１のゲート電極１２を形成する。第２のエピタ
キシャル半導体層４’上面にはビット線１３が接続され
る。
り占有する面積をできる限り縮小することで高集積化を
図る。 【構成】 半導体基板１上に柱状の第１のエピタキシャ
ル半導体層４、第２のエピタキシャル半導体層４’を形
成し、第１のエピタキシャル半導体層４の側面には第１
のキャパシタ構造（第１の絶縁膜６、第１のキャパシタ
電極７、９、第１のキャパシタ絶縁膜８）、第２のエピ
タキシャル半導体層４’の側面には第１のゲート絶縁膜
１１、第１のゲート電極１２を形成する。第２のエピタ
キシャル半導体層４’上面にはビット線１３が接続され
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置とその製
造方法に関するもので、特にダイナミックＲＡＭの構造
とその製造方法に関する。
造方法に関するもので、特にダイナミックＲＡＭの構造
とその製造方法に関する。
【０００２】
【従来の技術】図２２はＮＡＮＤ型ＤＲＡＭにおける従
来のセルトランジスタ構造を示す上面図、断面図であ
る。従来、ＮＡＮＤ型はあるかたまりで記憶データの処
理を行うため、１つのかたまりとして、例えばビット線
用の２つの選択トランジスタと、８つの記憶用セルトラ
ンジスタにて構成され、ビット線に対し、横１列の構造
をとっている。
来のセルトランジスタ構造を示す上面図、断面図であ
る。従来、ＮＡＮＤ型はあるかたまりで記憶データの処
理を行うため、１つのかたまりとして、例えばビット線
用の２つの選択トランジスタと、８つの記憶用セルトラ
ンジスタにて構成され、ビット線に対し、横１列の構造
をとっている。
【０００３】
【発明が解決しようとする課題】ＮＡＮＤ型ＤＲＡＭの
最大の特徴は読みだし、書き込みをあるかたまりで行う
ため、データ入出力用ビット線のコンタクトホールの数
を削減できることであり、これによりビット当たりの占
有面積を小さくできることである。
最大の特徴は読みだし、書き込みをあるかたまりで行う
ため、データ入出力用ビット線のコンタクトホールの数
を削減できることであり、これによりビット当たりの占
有面積を小さくできることである。
【０００４】しかしながら、データ入出力用ビット線の
コンタクトホールの数を削減できてもチップの大部分を
占めるのはデータを記憶するセルであり、セル構造を根
本から見直さなければチップ面積抑制のための微細加工
技術の開発、信頼性の低下、または記憶容量削減等の問
題が生じる。
コンタクトホールの数を削減できてもチップの大部分を
占めるのはデータを記憶するセルであり、セル構造を根
本から見直さなければチップ面積抑制のための微細加工
技術の開発、信頼性の低下、または記憶容量削減等の問
題が生じる。
【０００５】例えば、図２２に示すＮＡＮＤ型ＤＲＡＭ
の場合、１ビット当たりの面積は４λ2 であり、１つの
かたまり（１つのビット線コンタクトに８セル）で考え
ると、４λ2 ×８トランジスタ＋ビット線コンタクトホ
ール（２λ×２λ）＝３６λ2 の面積が必要になる。本
発明は上記問題点に鑑み、１ビット当たり占有する面積
をできる限り縮小することで高集積化を図ることを目的
とする。
の場合、１ビット当たりの面積は４λ2 であり、１つの
かたまり（１つのビット線コンタクトに８セル）で考え
ると、４λ2 ×８トランジスタ＋ビット線コンタクトホ
ール（２λ×２λ）＝３６λ2 の面積が必要になる。本
発明は上記問題点に鑑み、１ビット当たり占有する面積
をできる限り縮小することで高集積化を図ることを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置では、第１導電型である半
導体基板と、少なくともＭＯＳＦＥＴのバックゲート形
成予定部分に第２導電型の領域を含有し、かつ前記半導
体基板上に柱状に形成された第１導電型のエピタキシャ
ル半導体層と、この第２導電型の領域に対応する前記エ
ピタキシャル半導体層の側面に形成された第１の絶縁膜
と、この第１の絶縁膜の表面に沿って形成された第１の
キャパシタ構造と、前記エピタキシャル半導体層の一部
を露出させ、前記半導体基板、前記キャパシタ構造を被
覆した第１の層間絶縁膜と、この第１の層間絶縁膜上で
あり、かつ前記第２導電型の領域に対応する前記エピタ
キシャル半導体層の側面に形成した第１のゲート絶縁
膜、第１のゲート電極と、このゲート電極を被覆するよ
うに形成された第２の絶縁膜と、この第２の絶縁膜の表
面に沿って形成された第２のキャパシタ構造と、前記エ
ピタキシャル半導体層の一部を露出させ、前記キャパシ
タ構造を被覆した第２の層間絶縁膜と、この第２の層間
絶縁膜上であり、かつ前記第２導電型の領域に対応する
前記エピタキシャル半導体層の側面に形成された第２の
ゲート絶縁膜、第２のゲート電極と、前記エピタキシャ
ル半導体層の上部に接続された導電層を具備することを
特徴とする。
に、本発明の半導体記憶装置では、第１導電型である半
導体基板と、少なくともＭＯＳＦＥＴのバックゲート形
成予定部分に第２導電型の領域を含有し、かつ前記半導
体基板上に柱状に形成された第１導電型のエピタキシャ
ル半導体層と、この第２導電型の領域に対応する前記エ
ピタキシャル半導体層の側面に形成された第１の絶縁膜
と、この第１の絶縁膜の表面に沿って形成された第１の
キャパシタ構造と、前記エピタキシャル半導体層の一部
を露出させ、前記半導体基板、前記キャパシタ構造を被
覆した第１の層間絶縁膜と、この第１の層間絶縁膜上で
あり、かつ前記第２導電型の領域に対応する前記エピタ
キシャル半導体層の側面に形成した第１のゲート絶縁
膜、第１のゲート電極と、このゲート電極を被覆するよ
うに形成された第２の絶縁膜と、この第２の絶縁膜の表
面に沿って形成された第２のキャパシタ構造と、前記エ
ピタキシャル半導体層の一部を露出させ、前記キャパシ
タ構造を被覆した第２の層間絶縁膜と、この第２の層間
絶縁膜上であり、かつ前記第２導電型の領域に対応する
前記エピタキシャル半導体層の側面に形成された第２の
ゲート絶縁膜、第２のゲート電極と、前記エピタキシャ
ル半導体層の上部に接続された導電層を具備することを
特徴とする。
【０００７】また、本発明の半導体記憶装置の製造方法
では、少なくともＭＯＳＦＥＴのバックゲート形成予定
部分に第２導電型の領域を含有した第１導電型のエピタ
キシャル半導体層を第１導電型の半導体基板上に柱状に
形成する工程と、この第２導電型の領域に対応する前記
エピタキシャル半導体層の側面に第１の絶縁膜を形成す
る工程と、この第１の絶縁膜の表面に沿って第１のキャ
パシタ構造を形成する工程と、前記エピタキシャル半導
体層の一部を露出させ、前記半導体基板、前記キャパシ
タ構造を被覆する第１の層間絶縁膜を形成する工程と、
この第１の層間絶縁膜上であり、かつ前記第２導電型の
領域に対応する前記エピタキシャル半導体層の側面に第
１のゲート絶縁膜、第１のゲート電極を形成する工程
と、このゲート電極を被覆するように第２の絶縁膜を形
成する工程と、この第２の絶縁膜の表面に沿って第２の
キャパシタ構造を形成する工程と、前記エピタキシャル
半導体層の一部を露出させ、前記キャパシタ構造を被覆
する第２の層間絶縁膜を形成する工程と、この第２の層
間絶縁膜上であり、かつ前記第２導電型の領域に対応す
る前記エピタキシャル半導体層の側面に第２のゲート絶
縁膜、第２のゲート電極を形成する工程と、前記エピタ
キシャル半導体層の上部を導電層で接続する工程とを具
備することを特徴とする。
では、少なくともＭＯＳＦＥＴのバックゲート形成予定
部分に第２導電型の領域を含有した第１導電型のエピタ
キシャル半導体層を第１導電型の半導体基板上に柱状に
形成する工程と、この第２導電型の領域に対応する前記
エピタキシャル半導体層の側面に第１の絶縁膜を形成す
る工程と、この第１の絶縁膜の表面に沿って第１のキャ
パシタ構造を形成する工程と、前記エピタキシャル半導
体層の一部を露出させ、前記半導体基板、前記キャパシ
タ構造を被覆する第１の層間絶縁膜を形成する工程と、
この第１の層間絶縁膜上であり、かつ前記第２導電型の
領域に対応する前記エピタキシャル半導体層の側面に第
１のゲート絶縁膜、第１のゲート電極を形成する工程
と、このゲート電極を被覆するように第２の絶縁膜を形
成する工程と、この第２の絶縁膜の表面に沿って第２の
キャパシタ構造を形成する工程と、前記エピタキシャル
半導体層の一部を露出させ、前記キャパシタ構造を被覆
する第２の層間絶縁膜を形成する工程と、この第２の層
間絶縁膜上であり、かつ前記第２導電型の領域に対応す
る前記エピタキシャル半導体層の側面に第２のゲート絶
縁膜、第２のゲート電極を形成する工程と、前記エピタ
キシャル半導体層の上部を導電層で接続する工程とを具
備することを特徴とする。
【０００８】
【作用】本発明では、キャパシタ構造と、ゲート絶縁
膜、ゲート電極から構成されるＭＯＳＦＥＴを同じ平面
に形成せず、縦２列の積層構造で接続することができる
ため、セル面積の縮小化を図ることができる。
膜、ゲート電極から構成されるＭＯＳＦＥＴを同じ平面
に形成せず、縦２列の積層構造で接続することができる
ため、セル面積の縮小化を図ることができる。
【０００９】
【実施例】本発明の第１の実施例について図１を用いて
説明する。第１導電型、ここでは不純物濃度が１×１０
14ｃｍ-3程度のｎ型の半導体基板１の表面付近には、厚
さ約１μｍであり、かつ表面濃度が１×１０18ｃｍ-3程
度のＮ型共通ソース拡散層２が形成されている。この半
導体基板１上面には上層との絶縁分離のため、０．１μ
ｍ膜厚の熱酸化膜３が形成されている。
説明する。第１導電型、ここでは不純物濃度が１×１０
14ｃｍ-3程度のｎ型の半導体基板１の表面付近には、厚
さ約１μｍであり、かつ表面濃度が１×１０18ｃｍ-3程
度のＮ型共通ソース拡散層２が形成されている。この半
導体基板１上面には上層との絶縁分離のため、０．１μ
ｍ膜厚の熱酸化膜３が形成されている。
【００１０】この熱酸化膜３にはＮ型共通ソース拡散層
２に対応する部分に０．５μｍ／□の開口が形成されて
おり、この開口で露出した半導体基板１表面には、不純
物濃度が１×１０18ｃｍ-3程度のｎ型のエピタキシャル
エピタキシャル半導体層４が柱状に形成されている。こ
のエピタキシャル半導体層４はその断面が０．７μｍ／
□であり図に示すように少なくとも、ＭＯＳＦＥＴのバ
ックゲート形成予定部分に第２導電型、ここではｐ型の
領域５を含有している。この領域５は本発明の半導体記
憶装置、ダイナミックＲＡＭ中のＭＯＳＦＥＴ（図１の
第２層に対応）のチャネルとして機能する。またこの領
域５はＭＯＳＦＥＴのドレイン４ｂがダイナミックＲＡ
Ｍ中のキャパシタ（図１の第１層に対応）に接続される
よう、つまりドレイン４ｂが接地に短絡されることがな
いようにドレイン４ｂとＮ型共通ソース拡散層２との間
に挿入される。
２に対応する部分に０．５μｍ／□の開口が形成されて
おり、この開口で露出した半導体基板１表面には、不純
物濃度が１×１０18ｃｍ-3程度のｎ型のエピタキシャル
エピタキシャル半導体層４が柱状に形成されている。こ
のエピタキシャル半導体層４はその断面が０．７μｍ／
□であり図に示すように少なくとも、ＭＯＳＦＥＴのバ
ックゲート形成予定部分に第２導電型、ここではｐ型の
領域５を含有している。この領域５は本発明の半導体記
憶装置、ダイナミックＲＡＭ中のＭＯＳＦＥＴ（図１の
第２層に対応）のチャネルとして機能する。またこの領
域５はＭＯＳＦＥＴのドレイン４ｂがダイナミックＲＡ
Ｍ中のキャパシタ（図１の第１層に対応）に接続される
よう、つまりドレイン４ｂが接地に短絡されることがな
いようにドレイン４ｂとＮ型共通ソース拡散層２との間
に挿入される。
【００１１】さらにこの領域５は同一領域において濃度
は一定ではなく、中心部分においては１×１０14ｃｍ-3
程度、外周部分においてはやや高く１×１０16ｃｍ-3程
度としている。これは領域５の外周部分はＭＯＳＦＥＴ
のチャネルとなるためである。
は一定ではなく、中心部分においては１×１０14ｃｍ-3
程度、外周部分においてはやや高く１×１０16ｃｍ-3程
度としている。これは領域５の外周部分はＭＯＳＦＥＴ
のチャネルとなるためである。
【００１２】熱酸化膜３上であり、第１層にあるエピタ
キシャル半導体層４の側面には膜厚０．１μｍの第１の
絶縁膜６が形成されている。この程度の膜厚とすること
でエピタキシャル半導体層４中の電子のチャージアップ
を防止することができる。
キシャル半導体層４の側面には膜厚０．１μｍの第１の
絶縁膜６が形成されている。この程度の膜厚とすること
でエピタキシャル半導体層４中の電子のチャージアップ
を防止することができる。
【００１３】この第１の絶縁膜６の表面に沿って膜厚
０．２μｍであり不純物濃度が１×１０20ｃｍ-3程度で
あるポリシリコンの第１のキャパシタ電極７が形成され
る。この第１のキャパシタ電極７の端部は第１の絶縁膜
６に沿うため、エピタキシャル半導体層４の側面に接触
している。
０．２μｍであり不純物濃度が１×１０20ｃｍ-3程度で
あるポリシリコンの第１のキャパシタ電極７が形成され
る。この第１のキャパシタ電極７の端部は第１の絶縁膜
６に沿うため、エピタキシャル半導体層４の側面に接触
している。
【００１４】第１のキャパシタ電極７の表面とエピタキ
シャル半導体層４の一部側面、熱酸化膜３の表面は膜厚
５ｎｍのキャパシタ絶縁膜８（例えばＯＮＯ膜：ＳｉＯ
2 、Ｓｉ3 Ｎ4 の３層構造）が形成されている。
シャル半導体層４の一部側面、熱酸化膜３の表面は膜厚
５ｎｍのキャパシタ絶縁膜８（例えばＯＮＯ膜：ＳｉＯ
2 、Ｓｉ3 Ｎ4 の３層構造）が形成されている。
【００１５】このキャパシタ絶縁膜８の表面に沿って膜
厚０．２μｍ程度であり不純物濃度が１×１０20ｃｍ-3
程度であるポリシリコンの第２のキャパシタ電極９が形
成されている。
厚０．２μｍ程度であり不純物濃度が１×１０20ｃｍ-3
程度であるポリシリコンの第２のキャパシタ電極９が形
成されている。
【００１６】この第２のキャパシタ電極９の表面には層
間絶縁膜１０が２．５μｍ程度の層厚で堆積されてい
る。この層厚は第２層に形成されているＭＯＳＦＥＴの
ドレインと、キャパシタ間の配線中のインダクタンス成
分と、第２層のＭＯＳＦＥＴのゲートと、第２のキャパ
シタ電極９とで構成される寄生容量とが共に低く抑えら
れるように設定されている。
間絶縁膜１０が２．５μｍ程度の層厚で堆積されてい
る。この層厚は第２層に形成されているＭＯＳＦＥＴの
ドレインと、キャパシタ間の配線中のインダクタンス成
分と、第２層のＭＯＳＦＥＴのゲートと、第２のキャパ
シタ電極９とで構成される寄生容量とが共に低く抑えら
れるように設定されている。
【００１７】この層間絶縁膜の表面は平坦化されてお
り、この表面付近のエピタキシャル半導体層４にはｐ型
の領域５が形成されている。これはＭＯＳＦＥＴのチャ
ネルとて機能する。この領域５に対応する前記エピタキ
シャル半導体層の側面には１０ｎｍ程度の膜厚のゲート
絶縁膜１１、０．２μｍ程度の膜厚のゲート電極１２が
形成されている。なおここでのゲート長は０．８μｍと
している。このゲート電極１２は図２に示すようにワー
ド線（”ＷＬ”と図示）に接続される。
り、この表面付近のエピタキシャル半導体層４にはｐ型
の領域５が形成されている。これはＭＯＳＦＥＴのチャ
ネルとて機能する。この領域５に対応する前記エピタキ
シャル半導体層の側面には１０ｎｍ程度の膜厚のゲート
絶縁膜１１、０．２μｍ程度の膜厚のゲート電極１２が
形成されている。なおここでのゲート長は０．８μｍと
している。このゲート電極１２は図２に示すようにワー
ド線（”ＷＬ”と図示）に接続される。
【００１８】このゲート電極１２の表面には層間絶縁膜
１０’が形成される。このときエピタキシャル半導体層
４の高さは層間絶縁膜１０’の高さより高くなるように
設定されている。この層厚は本実施例では３μｍとして
いるが、これは上層に形成される配線とゲート電極１２
とで構成される寄生容量とを低減するためこの程度の数
値としているが、この層厚も層間絶縁膜１０と同様、Ｍ
ＯＳＦＥＴ、上層配線間のインダクタンス成分と寄生容
量、さらに半導体記憶装置の望ましい厚さ、エピタキシ
ャル半導体層４の高さと層間絶縁膜１０’の高さとの関
係で調節されるべきものである。
１０’が形成される。このときエピタキシャル半導体層
４の高さは層間絶縁膜１０’の高さより高くなるように
設定されている。この層厚は本実施例では３μｍとして
いるが、これは上層に形成される配線とゲート電極１２
とで構成される寄生容量とを低減するためこの程度の数
値としているが、この層厚も層間絶縁膜１０と同様、Ｍ
ＯＳＦＥＴ、上層配線間のインダクタンス成分と寄生容
量、さらに半導体記憶装置の望ましい厚さ、エピタキシ
ャル半導体層４の高さと層間絶縁膜１０’の高さとの関
係で調節されるべきものである。
【００１９】層間絶縁膜１０’の表面には導電層１３が
図の横方向に形成されている。この導電層１３はエピタ
キシャル半導体層４と接続されており、ビット線として
機能する。
図の横方向に形成されている。この導電層１３はエピタ
キシャル半導体層４と接続されており、ビット線として
機能する。
【００２０】以上、本実施例では多層構造で半導体記憶
装置を構成しているため、同一平面内において１つのメ
モリセルが１つのビット線コンタクトの大きさとほぼ同
等に形成され、メモリセル中のＭＯＳＦＥＴとキャパシ
タの大きさはビット線コンタクトの大きさと比べ無視し
てよいため高集積化に有利である。また、柱状のエピタ
キシャル半導体層の第１層部分周囲にキャパシタ構造を
形成したため、同一平面内でキャパシタの占有面積が大
きくならず、これもまた高集積化に有利である。
装置を構成しているため、同一平面内において１つのメ
モリセルが１つのビット線コンタクトの大きさとほぼ同
等に形成され、メモリセル中のＭＯＳＦＥＴとキャパシ
タの大きさはビット線コンタクトの大きさと比べ無視し
てよいため高集積化に有利である。また、柱状のエピタ
キシャル半導体層の第１層部分周囲にキャパシタ構造を
形成したため、同一平面内でキャパシタの占有面積が大
きくならず、これもまた高集積化に有利である。
【００２１】次に本発明の第１の実施例である半導体記
憶装置の製造方法について図３乃至図１２を用いて説明
する。第１導電型、ここではｎ型の半導体基板１に、厚
さ約１μｍであり、かつ表面濃度が１×１０18ｃｍ-3程
度のＮ型共通ソース拡散層２を、ドーズ量１×１０14ｃ
ｍ-3程度、エネルギー４０ＫｅＶ程度でイオン注入する
ことで形成する。
憶装置の製造方法について図３乃至図１２を用いて説明
する。第１導電型、ここではｎ型の半導体基板１に、厚
さ約１μｍであり、かつ表面濃度が１×１０18ｃｍ-3程
度のＮ型共通ソース拡散層２を、ドーズ量１×１０14ｃ
ｍ-3程度、エネルギー４０ＫｅＶ程度でイオン注入する
ことで形成する。
【００２２】次に１１００℃の熱処理を施すことで０．
１μｍ膜厚の熱酸化膜３を形成する。続いてリソグラフ
ィ工程、ドライエッチング工程によって熱酸化膜３に
０．５μｍ／□の開口を形成する。
１μｍ膜厚の熱酸化膜３を形成する。続いてリソグラフ
ィ工程、ドライエッチング工程によって熱酸化膜３に
０．５μｍ／□の開口を形成する。
【００２３】開口形成後、図４、５に示すように、露出
した半導体基板１中のＮ型共通ソース拡散層２表面を種
結晶としてラテラルエピタキシャル技術を用い、第１の
エピタキシャル半導体層４上に柱状に形成する。具体的
には熱酸化膜３上に窒化膜２０を２．５μｍ程度形成
し、その上にレジストを２μｍ程度形成する。そして電
子ビーム露光によるリソグラフィ工程によりレジストを
パターミングする。このとき露光方法はステッパーによ
る縮小投影露光も考えられるが、レジスト厚が２μｍあ
るため、焦点深度ＮA の大きな電子ビーム露光が適切で
あると考えられる。レジストパターニング後、シリコン
酸化膜との選択比の大きいプラズマエッチングによりレ
ジストで被覆されていない窒化膜２０を除去する。この
工程の後、露出された半導体基板１表面を種結晶として
第１のエピタキシャル半導体層４を成長させる。この
際、第１のエピタキシャル半導体層４の高さに合わせて
混入させる不純物を初めはＮ型、ここではＡｓを濃度が
１×１０15ｃｍ-3となるようにし、次にＰ型、ここでは
ホウ素を濃度が１×１０14ｃｍ-3となるようにし、最後
にＮ型、ここではＡｓを濃度が１×１０15ｃｍ-3となる
ようにと以上のように変化させる。このように混入する
不純物を変化させることにより図５のように高さにより
導電性の異なる第１のエピタキシャル半導体層４が得ら
れる。
した半導体基板１中のＮ型共通ソース拡散層２表面を種
結晶としてラテラルエピタキシャル技術を用い、第１の
エピタキシャル半導体層４上に柱状に形成する。具体的
には熱酸化膜３上に窒化膜２０を２．５μｍ程度形成
し、その上にレジストを２μｍ程度形成する。そして電
子ビーム露光によるリソグラフィ工程によりレジストを
パターミングする。このとき露光方法はステッパーによ
る縮小投影露光も考えられるが、レジスト厚が２μｍあ
るため、焦点深度ＮA の大きな電子ビーム露光が適切で
あると考えられる。レジストパターニング後、シリコン
酸化膜との選択比の大きいプラズマエッチングによりレ
ジストで被覆されていない窒化膜２０を除去する。この
工程の後、露出された半導体基板１表面を種結晶として
第１のエピタキシャル半導体層４を成長させる。この
際、第１のエピタキシャル半導体層４の高さに合わせて
混入させる不純物を初めはＮ型、ここではＡｓを濃度が
１×１０15ｃｍ-3となるようにし、次にＰ型、ここでは
ホウ素を濃度が１×１０14ｃｍ-3となるようにし、最後
にＮ型、ここではＡｓを濃度が１×１０15ｃｍ-3となる
ようにと以上のように変化させる。このように混入する
不純物を変化させることにより図５のように高さにより
導電性の異なる第１のエピタキシャル半導体層４が得ら
れる。
【００２４】第１のエピタキシャル半導体層４形成後、
９５０℃のドライ酸化により第１のエピタキシャル半導
体層４表面に０．１μｍの膜厚の絶縁膜２６を形成す
る。引き続いて絶縁膜２６の表面に０．２μｍのＮ型の
ポリシリコン２７、１ｎｍのシリコン酸化膜、３ｎｍの
シリコン窒化膜、１ｎｍのシリコン酸化膜（この３層で
絶縁膜２８（ＯＮＯ膜）を構成する）、０．２μｍのＮ
型のポリシリコン２９をＬＰ−ＣＶＤ法など公知の方法
で形成する。このとき、ポリシリコン２７からポリシリ
コン２９までの形成は同じチャンバー内で反応ガスを切
り替えることで可能となる。特に反応ガスはＳｉＨ4 ＋
ＡｓＨ3 に混合するガスを切り替えることで異なる膜質
とすることができるから雰囲気調整が容易である。
９５０℃のドライ酸化により第１のエピタキシャル半導
体層４表面に０．１μｍの膜厚の絶縁膜２６を形成す
る。引き続いて絶縁膜２６の表面に０．２μｍのＮ型の
ポリシリコン２７、１ｎｍのシリコン酸化膜、３ｎｍの
シリコン窒化膜、１ｎｍのシリコン酸化膜（この３層で
絶縁膜２８（ＯＮＯ膜）を構成する）、０．２μｍのＮ
型のポリシリコン２９をＬＰ−ＣＶＤ法など公知の方法
で形成する。このとき、ポリシリコン２７からポリシリ
コン２９までの形成は同じチャンバー内で反応ガスを切
り替えることで可能となる。特に反応ガスはＳｉＨ4 ＋
ＡｓＨ3 に混合するガスを切り替えることで異なる膜質
とすることができるから雰囲気調整が容易である。
【００２５】この後、リアクティブイオンエッチング
（ＲＩＥ）によりポリシリコン２７、絶縁膜２８、ポリ
シリコン２９をエッチングする。この工程により図７に
示すようにポリシリコン２７、絶縁膜２８、ポリシリコ
ン２９がサイドウォール形状に残存し、第１のキャパシ
タ電極７、９、第１のキャパシタ絶縁膜８が形成され
る。ここでＲＩＥによりサイドウォールが図７の形状に
ならず第１のキャパシタ電極９がエピタキシャル半導体
層４に短絡してしまうことが起こることがある。そのと
きは図７においてエピタキシャル半導体層４の上部のみ
が露出するように熱酸化膜３の上面に単結晶シリコンと
の選択性の大きな層を設け、第１のエピタキシャル半導
体層４の上部をケミカルメカニカルポリッシング（ＣＭ
Ｐ）で研削するか或いは塩素系のガスによるプラズマエ
ッチングでエッチングすればよい。
（ＲＩＥ）によりポリシリコン２７、絶縁膜２８、ポリ
シリコン２９をエッチングする。この工程により図７に
示すようにポリシリコン２７、絶縁膜２８、ポリシリコ
ン２９がサイドウォール形状に残存し、第１のキャパシ
タ電極７、９、第１のキャパシタ絶縁膜８が形成され
る。ここでＲＩＥによりサイドウォールが図７の形状に
ならず第１のキャパシタ電極９がエピタキシャル半導体
層４に短絡してしまうことが起こることがある。そのと
きは図７においてエピタキシャル半導体層４の上部のみ
が露出するように熱酸化膜３の上面に単結晶シリコンと
の選択性の大きな層を設け、第１のエピタキシャル半導
体層４の上部をケミカルメカニカルポリッシング（ＣＭ
Ｐ）で研削するか或いは塩素系のガスによるプラズマエ
ッチングでエッチングすればよい。
【００２６】ポリシリコン２７、絶縁膜２８、ポリシリ
コン２９により構成されるキャパシタ構造形成後、図８
に示すようにエピタキシャル半導体層４、熱酸化膜３を
被覆するように第１の層間絶縁膜１０をＬＰ−ＣＶＤ法
により形成する。なお、この第１の層間絶縁膜１０はＰ
ＳＧ（Phosphorus Silicate Glass ）或いはシリコン窒
化膜が考えられる。
コン２９により構成されるキャパシタ構造形成後、図８
に示すようにエピタキシャル半導体層４、熱酸化膜３を
被覆するように第１の層間絶縁膜１０をＬＰ−ＣＶＤ法
により形成する。なお、この第１の層間絶縁膜１０はＰ
ＳＧ（Phosphorus Silicate Glass ）或いはシリコン窒
化膜が考えられる。
【００２７】第１の層間絶縁膜１０形成後、この第１の
層間絶縁膜１０を前記エピタキシャル半導体層上面が露
出するまで除去する。除去の方法は直接、ＣＭＰで第１
のエピタキシャル半導体層４の上面が露出するまでポリ
ッシングするか或いは第１の層間絶縁膜１０上にレジス
トを塗布し、エピタキシャル半導体層４の上面が露出す
るまでドライエッチングまたはＮＨ4 Ｆ液等を用いたウ
エットエッチングによりエッチバックするという方法が
考えられる。
層間絶縁膜１０を前記エピタキシャル半導体層上面が露
出するまで除去する。除去の方法は直接、ＣＭＰで第１
のエピタキシャル半導体層４の上面が露出するまでポリ
ッシングするか或いは第１の層間絶縁膜１０上にレジス
トを塗布し、エピタキシャル半導体層４の上面が露出す
るまでドライエッチングまたはＮＨ4 Ｆ液等を用いたウ
エットエッチングによりエッチバックするという方法が
考えられる。
【００２８】上記工程後、ラテラルエピタキシャル技術
を用い、第１のエピタキシャル半導体層４をさらに０．
１μｍ程度上方に成長させる。その後、上記第１の層間
絶縁膜１０を形成したと同じ方法を用い、第１の層間絶
縁膜１０を第１のエピタキシャル半導体層４と高さが等
しくなるようにする。
を用い、第１のエピタキシャル半導体層４をさらに０．
１μｍ程度上方に成長させる。その後、上記第１の層間
絶縁膜１０を形成したと同じ方法を用い、第１の層間絶
縁膜１０を第１のエピタキシャル半導体層４と高さが等
しくなるようにする。
【００２９】さらに続けて、図１０に示すようにラテラ
ルエピタキシャル技術を用い、第１のエピタキシャル半
導体層４を１．８μｍ程度上方に成長させ、第２のエピ
タキシャル半導体層４’とする。このとき、後で形成す
るＭＯＳＦＥＴのチャネル部分に対応するエピタキシャ
ル半導体層中に第２導電型の第２の不純物領域５を形成
する。この第２の不純物領域５はここでは０．８μｍと
する。この形成には第１のエピタキシャル半導体層４と
同じ方法を用い、第２の不純物領域５の濃度は１×１０
14ｃｍ-3程度としておく。
ルエピタキシャル技術を用い、第１のエピタキシャル半
導体層４を１．８μｍ程度上方に成長させ、第２のエピ
タキシャル半導体層４’とする。このとき、後で形成す
るＭＯＳＦＥＴのチャネル部分に対応するエピタキシャ
ル半導体層中に第２導電型の第２の不純物領域５を形成
する。この第２の不純物領域５はここでは０．８μｍと
する。この形成には第１のエピタキシャル半導体層４と
同じ方法を用い、第２の不純物領域５の濃度は１×１０
14ｃｍ-3程度としておく。
【００３０】第２のエピタキシャル半導体層４’形成
後、第２のエピタキシャル半導体層４’表面にＬＰ−Ｃ
ＶＤ法など公知の方法で膜厚１０ｎｍのシリコン酸化
膜、膜厚０．２μｍのポリシリコンを形成する。次に第
２のエピタキシャル半導体層４’側面に対し加速電圧３
０ＫｅＶと５０ＫｅＶ、１×１０14ｃｍ-3と１×１０12
ｃｍ-3のドーズ量でイオン注入する。加速電圧３０Ｋｅ
Ｖとドーズ量１×１０14ｃｍ-3はポリシリコンゲートイ
オン注入用の設定であり、加速電圧５０ＫｅＶ、ドーズ
量１×１０12ｃｍ-3はチャネルイオン注入用の設定であ
る。その後ＲＴＡ（Rapid Thermal Anneal）などの方法
によりポリシリコンゲート中の不純物を拡散し、またチ
ャネル領域を形成する。
後、第２のエピタキシャル半導体層４’表面にＬＰ−Ｃ
ＶＤ法など公知の方法で膜厚１０ｎｍのシリコン酸化
膜、膜厚０．２μｍのポリシリコンを形成する。次に第
２のエピタキシャル半導体層４’側面に対し加速電圧３
０ＫｅＶと５０ＫｅＶ、１×１０14ｃｍ-3と１×１０12
ｃｍ-3のドーズ量でイオン注入する。加速電圧３０Ｋｅ
Ｖとドーズ量１×１０14ｃｍ-3はポリシリコンゲートイ
オン注入用の設定であり、加速電圧５０ＫｅＶ、ドーズ
量１×１０12ｃｍ-3はチャネルイオン注入用の設定であ
る。その後ＲＴＡ（Rapid Thermal Anneal）などの方法
によりポリシリコンゲート中の不純物を拡散し、またチ
ャネル領域を形成する。
【００３１】アニール後、膜厚１０ｎｍのシリコン酸化
膜、膜厚０．２μｍのポリシリコンを前記キャパシタ構
造の形成と同様に、ＲＩＥ等の異方性エッチングにより
図１１に示すようなサイドウォール形状の第１のゲート
酸化膜１１、第１のゲート電極１２を形成する。このと
き、エッチング方法により第１のゲート電極１２が第２
のエピタキシャル半導体層４’に短絡することが起きる
ことがある。そのときは前述の方法と同様にケミカルメ
カニカルポリッシング（ＣＭＰ）による研削或いは塩素
系のガスによるプラズマエッチングで第２のエピタキシ
ャル半導体層４’、第１のゲート酸化膜１１、第１のゲ
ート電極１２の上部を除去すればよい。
膜、膜厚０．２μｍのポリシリコンを前記キャパシタ構
造の形成と同様に、ＲＩＥ等の異方性エッチングにより
図１１に示すようなサイドウォール形状の第１のゲート
酸化膜１１、第１のゲート電極１２を形成する。このと
き、エッチング方法により第１のゲート電極１２が第２
のエピタキシャル半導体層４’に短絡することが起きる
ことがある。そのときは前述の方法と同様にケミカルメ
カニカルポリッシング（ＣＭＰ）による研削或いは塩素
系のガスによるプラズマエッチングで第２のエピタキシ
ャル半導体層４’、第１のゲート酸化膜１１、第１のゲ
ート電極１２の上部を除去すればよい。
【００３２】第１のゲート酸化膜１１、第１のゲート電
極１２形成後、再度ラテラルエピタキシャル技術により
第２のエピタキシャル半導体層４’を上方に成長させ
る。ここで成長させる第２のエピタキシャル半導体層
４’の高さは任意としてよいが、ＰＮ接合による耐圧と
ソース・ビット線間抵抗との関係で決めるべきである。
本実施例では０．３μｍとする。
極１２形成後、再度ラテラルエピタキシャル技術により
第２のエピタキシャル半導体層４’を上方に成長させ
る。ここで成長させる第２のエピタキシャル半導体層
４’の高さは任意としてよいが、ＰＮ接合による耐圧と
ソース・ビット線間抵抗との関係で決めるべきである。
本実施例では０．３μｍとする。
【００３３】この後、第１のゲート酸化膜１１、第１の
ゲート電極１２を被覆するように第２の層間絶縁膜１
０’を第２のエピタキシャル半導体層４’の高さとほぼ
同程度となるまでＬＰ−ＣＶＤ法などを用いて形成す
る。この第２の層間絶縁膜１０’は第１の層間絶縁膜１
０と同じくＰＳＧ（Phosphorus Silicate Glass ）或い
はシリコン窒化膜を用いれば良い。そして第２のエピタ
キシャル半導体層４’上に堆積した第２の層間絶縁膜１
０’を前記第２のエピタキシャル半導体層４’上面が露
出するまで除去する。除去の方法は直接、ＣＭＰで第１
のエピタキシャル半導体層４’の上面が露出するまでポ
リッシングするか或いは第２の層間絶縁膜１０上にレジ
ストを塗布し、エピタキシャル半導体層４’の上面が露
出するまでエッチバックする。
ゲート電極１２を被覆するように第２の層間絶縁膜１
０’を第２のエピタキシャル半導体層４’の高さとほぼ
同程度となるまでＬＰ−ＣＶＤ法などを用いて形成す
る。この第２の層間絶縁膜１０’は第１の層間絶縁膜１
０と同じくＰＳＧ（Phosphorus Silicate Glass ）或い
はシリコン窒化膜を用いれば良い。そして第２のエピタ
キシャル半導体層４’上に堆積した第２の層間絶縁膜１
０’を前記第２のエピタキシャル半導体層４’上面が露
出するまで除去する。除去の方法は直接、ＣＭＰで第１
のエピタキシャル半導体層４’の上面が露出するまでポ
リッシングするか或いは第２の層間絶縁膜１０上にレジ
ストを塗布し、エピタキシャル半導体層４’の上面が露
出するまでエッチバックする。
【００３４】最後に、スパッタなどの方法で、平坦化さ
れた第２の層間絶縁膜１０’の上面に０．８μｍ程度の
アルミニウム層を形成する。そしてリソグラフィ法を用
いてマスクパターンを形成し、スパッタエッチングによ
りビット線１３を形成する。
れた第２の層間絶縁膜１０’の上面に０．８μｍ程度の
アルミニウム層を形成する。そしてリソグラフィ法を用
いてマスクパターンを形成し、スパッタエッチングによ
りビット線１３を形成する。
【００３５】以上、本発明の第１の実施例である半導体
記憶装置の製造方法ではキャパシタ構造、ゲート電極を
マスクを用いることなく形成することができるため、リ
ソグラフィ工程を少なくでき、特にギガビットデバイス
作成においてデザインルールの縮小があったとしても作
業性が低下することはない。
記憶装置の製造方法ではキャパシタ構造、ゲート電極を
マスクを用いることなく形成することができるため、リ
ソグラフィ工程を少なくでき、特にギガビットデバイス
作成においてデザインルールの縮小があったとしても作
業性が低下することはない。
【００３６】次に、本発明の第２の実施例である半導体
装置の製造方法について図１３乃至図１５を用いて説明
する。なお、第１の実施例の半導体装置の製造方法にお
いて図３乃至図１２に対応する第１のゲート絶縁膜１
１、第１のゲート電極１２を形成するまでの工程につい
ては本実施例と同一であるので説明を省略する。また、
図においては複数のエピタキシャル半導体層が半導体基
板上に形成されているが、その間隔は紙面に平行な方向
では２μｍ、紙面に垂直な方向では０．５μｍである。
そのため、図１５（ｂ）に示すように紙面に垂直な方向
で半導体記憶装置を切った断面図において、紙面に垂直
な方向に並んだエピタキシャル半導体層の側面に形成さ
れた第１のゲート電極１２は間隔が狭いため、それぞれ
製造工程の段階で連結し、紙面に平行な方向に並んだエ
ピタキシャル半導体層の側面に形成された第１のゲート
電極１２は間隔が広いため、それぞれ連結することはな
い。
装置の製造方法について図１３乃至図１５を用いて説明
する。なお、第１の実施例の半導体装置の製造方法にお
いて図３乃至図１２に対応する第１のゲート絶縁膜１
１、第１のゲート電極１２を形成するまでの工程につい
ては本実施例と同一であるので説明を省略する。また、
図においては複数のエピタキシャル半導体層が半導体基
板上に形成されているが、その間隔は紙面に平行な方向
では２μｍ、紙面に垂直な方向では０．５μｍである。
そのため、図１５（ｂ）に示すように紙面に垂直な方向
で半導体記憶装置を切った断面図において、紙面に垂直
な方向に並んだエピタキシャル半導体層の側面に形成さ
れた第１のゲート電極１２は間隔が狭いため、それぞれ
製造工程の段階で連結し、紙面に平行な方向に並んだエ
ピタキシャル半導体層の側面に形成された第１のゲート
電極１２は間隔が広いため、それぞれ連結することはな
い。
【００３７】図１２において形成された第１のゲート絶
縁膜１１、第１のゲート電極１２を被覆するように第２
の絶縁膜２６’をＬＰ−ＣＶＤ法により形成する。引き
続いて絶縁膜２６’の表面に０．２μｍのＮ型のポリシ
リコン２７’、１ｎｍのシリコン酸化膜、３ｎｍのシリ
コン窒化膜、１ｎｍのシリコン酸化膜（この３層で絶縁
膜２８’（ＯＮＯ膜）を構成する）、０．２μｍのＮ型
のポリシリコン２９’をＬＰ−ＣＶＤなどの方法で形成
する。
縁膜１１、第１のゲート電極１２を被覆するように第２
の絶縁膜２６’をＬＰ−ＣＶＤ法により形成する。引き
続いて絶縁膜２６’の表面に０．２μｍのＮ型のポリシ
リコン２７’、１ｎｍのシリコン酸化膜、３ｎｍのシリ
コン窒化膜、１ｎｍのシリコン酸化膜（この３層で絶縁
膜２８’（ＯＮＯ膜）を構成する）、０．２μｍのＮ型
のポリシリコン２９’をＬＰ−ＣＶＤなどの方法で形成
する。
【００３８】この後、リアクティブイオンエッチング
（ＲＩＥ）によりポリシリコン２７’、絶縁膜２８’、
ポリシリコン２９’をエッチングする。この工程により
図１４に示すようにポリシリコン２７’、絶縁膜２
８’、ポリシリコン２９’がサイドウォール形状に残存
し、第２のキャパシタ電極１７、１９、第２のキャパシ
タ絶縁膜１８が形成される。ここでＲＩＥによりサイド
ウォールが図１４の形状にならず第２のキャパシタ電極
１９がエピタキシャル半導体層４に短絡してしまうこと
が起こることがある。そのときは、第２のエピタキシャ
ル半導体層４’の上部のみが露出するように第１の層間
絶縁膜１０の上面に単結晶シリコンとの選択性の大きな
層を設け、第２のエピタキシャル半導体層４’の上部を
ケミカルメカニカルポリッシング（ＣＭＰ）で研削する
か或いは塩素系のガスによるプラズマエッチングでエッ
チングすればよい。
（ＲＩＥ）によりポリシリコン２７’、絶縁膜２８’、
ポリシリコン２９’をエッチングする。この工程により
図１４に示すようにポリシリコン２７’、絶縁膜２
８’、ポリシリコン２９’がサイドウォール形状に残存
し、第２のキャパシタ電極１７、１９、第２のキャパシ
タ絶縁膜１８が形成される。ここでＲＩＥによりサイド
ウォールが図１４の形状にならず第２のキャパシタ電極
１９がエピタキシャル半導体層４に短絡してしまうこと
が起こることがある。そのときは、第２のエピタキシャ
ル半導体層４’の上部のみが露出するように第１の層間
絶縁膜１０の上面に単結晶シリコンとの選択性の大きな
層を設け、第２のエピタキシャル半導体層４’の上部を
ケミカルメカニカルポリッシング（ＣＭＰ）で研削する
か或いは塩素系のガスによるプラズマエッチングでエッ
チングすればよい。
【００３９】第２のキャパシタ電極１７、１９、第２の
キャパシタ絶縁膜１８形成後、図１４に示すように、第
２のキャパシタ電極１９を被覆するように第２の層間絶
縁膜１０’が形成される。この形成法については第１の
実施例である半導体装置の製造方法中の第２の層間絶縁
膜１０’の形成方法と同一でよい。
キャパシタ絶縁膜１８形成後、図１４に示すように、第
２のキャパシタ電極１９を被覆するように第２の層間絶
縁膜１０’が形成される。この形成法については第１の
実施例である半導体装置の製造方法中の第２の層間絶縁
膜１０’の形成方法と同一でよい。
【００４０】以上、図１４に示される第２層の形成が終
了した後、第２層の製造工程と同一の工程を第３、４層
にも適用する。この後の工程については第１の実施例で
ある半導体記憶装置の製造方法における、第１のゲート
酸化膜１１、第１のゲート電極１２の製造工程、第２の
層間絶縁膜１０’を堆積し、ビット線１３を形成する製
造工程と同一であり、図面に同一番号を付し、説明を省
略する。
了した後、第２層の製造工程と同一の工程を第３、４層
にも適用する。この後の工程については第１の実施例で
ある半導体記憶装置の製造方法における、第１のゲート
酸化膜１１、第１のゲート電極１２の製造工程、第２の
層間絶縁膜１０’を堆積し、ビット線１３を形成する製
造工程と同一であり、図面に同一番号を付し、説明を省
略する。
【００４１】以上、本発明の第２の実施例である半導体
記憶装置の製造方法では、本発明の第１の実施例である
半導体記憶装置の製造方法の効果を満たすと共に、４つ
のメモリセルを１つの構成単位とするＮＡＮＤ型ＤＲＡ
Ｍにおいて、エピタキシャル半導体層の間隔が紙面に垂
直方向に狭くなっているため、異方性エッチングによ
り、サイドウォール形状のＭＯＳＦＥＴのゲート電極を
形成したとしても、図１５（ｂ）に示すように複数連結
した形状になり、自己整合的にワード線を形成すること
ができる。
記憶装置の製造方法では、本発明の第１の実施例である
半導体記憶装置の製造方法の効果を満たすと共に、４つ
のメモリセルを１つの構成単位とするＮＡＮＤ型ＤＲＡ
Ｍにおいて、エピタキシャル半導体層の間隔が紙面に垂
直方向に狭くなっているため、異方性エッチングによ
り、サイドウォール形状のＭＯＳＦＥＴのゲート電極を
形成したとしても、図１５（ｂ）に示すように複数連結
した形状になり、自己整合的にワード線を形成すること
ができる。
【００４２】次に本発明の第３の実施例である半導体記
憶装置について図１６を用いて説明する。１０Ω・ｍ2
程度の抵抗率を持つ第１導電型の半導体基板表面には、
厚さ約１μｍであり、かつ表面濃度が１×１０18ｃｍ-3
程度のＮ型共通ソース拡散層２が形成されている。この
半導体基板１上面には上層との絶縁分離のため、０．１
μｍ膜厚の熱酸化膜３が形成されている。
憶装置について図１６を用いて説明する。１０Ω・ｍ2
程度の抵抗率を持つ第１導電型の半導体基板表面には、
厚さ約１μｍであり、かつ表面濃度が１×１０18ｃｍ-3
程度のＮ型共通ソース拡散層２が形成されている。この
半導体基板１上面には上層との絶縁分離のため、０．１
μｍ膜厚の熱酸化膜３が形成されている。
【００４３】この熱酸化膜３には０．５μｍ／□の開口
が形成されており、この開口で露出した半導体基板１表
面にはエピタキシャル成長させ、かつ不純物濃度が１×
１０18ｃｍ-3程度のｐ型の第１のエピタキシャル半導体
層１０４が柱状に形成されている。この第１のエピタキ
シャル半導体層４はその断面が０．７μｍ／□であり、
その上部には上層のＭＯＳＦＥＴのソース領域となる第
１の不純物領域１０５ａが形成されている。。この第１
のエピタキシャル半導体層１０４の側壁には第１の絶縁
膜６を介して、第１のキャパシタ電極７，９、第１のキ
ャパシタ絶縁膜８で構成されるキャパシタ構造が形成さ
れる。
が形成されており、この開口で露出した半導体基板１表
面にはエピタキシャル成長させ、かつ不純物濃度が１×
１０18ｃｍ-3程度のｐ型の第１のエピタキシャル半導体
層１０４が柱状に形成されている。この第１のエピタキ
シャル半導体層４はその断面が０．７μｍ／□であり、
その上部には上層のＭＯＳＦＥＴのソース領域となる第
１の不純物領域１０５ａが形成されている。。この第１
のエピタキシャル半導体層１０４の側壁には第１の絶縁
膜６を介して、第１のキャパシタ電極７，９、第１のキ
ャパシタ絶縁膜８で構成されるキャパシタ構造が形成さ
れる。
【００４４】このキャパシタ構造を被覆するように第１
の層間絶縁膜１０が形成される。第１のエピタキシャル
半導体層１０４の上部には第１のエピタキシャル半導体
層１０４と同一形状の第２のエピタキシャル半導体層１
０４’が形成されている。この第２のエピタキシャル半
導体層１０４’の上部には上記ＭＯＳＦＥＴのドレイン
電極となる第２の不純物領域１０５ｂが形成されてい
る。この第２のエピタキシャル半導体層１０４’の側壁
には第１のゲート絶縁膜１１、第１のゲート電極１２が
形成されている。第１のゲート電極１１の表面を被覆す
るように第２の層間絶縁膜１０’が形成されている。
の層間絶縁膜１０が形成される。第１のエピタキシャル
半導体層１０４の上部には第１のエピタキシャル半導体
層１０４と同一形状の第２のエピタキシャル半導体層１
０４’が形成されている。この第２のエピタキシャル半
導体層１０４’の上部には上記ＭＯＳＦＥＴのドレイン
電極となる第２の不純物領域１０５ｂが形成されてい
る。この第２のエピタキシャル半導体層１０４’の側壁
には第１のゲート絶縁膜１１、第１のゲート電極１２が
形成されている。第１のゲート電極１１の表面を被覆す
るように第２の層間絶縁膜１０’が形成されている。
【００４５】上記第２のエピタキシャル半導体層１０
４’の上部は露出されており、ここにはｎ型の不純物が
拡散されたポリシリコンからなるビット線１１３が形成
されており、第２のエピタキシャル半導体層１０４’の
上部に形成された第２の不純物層１０５ｂに接続されて
いる。
４’の上部は露出されており、ここにはｎ型の不純物が
拡散されたポリシリコンからなるビット線１１３が形成
されており、第２のエピタキシャル半導体層１０４’の
上部に形成された第２の不純物層１０５ｂに接続されて
いる。
【００４６】以上、本発明の第３の実施例である半導体
記憶装置については、本発明の第１の実施例である半導
体記憶装置と同様の効果が得られる他に、第１のキャパ
シタ電極９上部と、第１のゲート電極１２との距離を
０．１μｍ程度、第１のゲート電極１２上部と、ビット
線１１３との距離を０．３μｍ程度としなければならな
いため、第１の不純物領域１０５ａ、第２の不純物領域
１０５ｂをそれぞれ薄くすることができるため、この半
導体記憶装置全体の鉛直方向の大きさを小さくする事が
可能であり、さらなる高集積化に貢献できる。
記憶装置については、本発明の第１の実施例である半導
体記憶装置と同様の効果が得られる他に、第１のキャパ
シタ電極９上部と、第１のゲート電極１２との距離を
０．１μｍ程度、第１のゲート電極１２上部と、ビット
線１１３との距離を０．３μｍ程度としなければならな
いため、第１の不純物領域１０５ａ、第２の不純物領域
１０５ｂをそれぞれ薄くすることができるため、この半
導体記憶装置全体の鉛直方向の大きさを小さくする事が
可能であり、さらなる高集積化に貢献できる。
【００４７】次に、本発明の第３の実施例である半導体
記憶装置の製造方法について、図１７乃至図２１を用い
て説明する。まず、１０Ω・ｍ2 程度の抵抗率を持つ第
１導電型の半導体基板１を用意する。この半導体基板１
に熱酸化膜３を形成するまでは第１の実施例の製造方法
と同一であり、説明を省略する。
記憶装置の製造方法について、図１７乃至図２１を用い
て説明する。まず、１０Ω・ｍ2 程度の抵抗率を持つ第
１導電型の半導体基板１を用意する。この半導体基板１
に熱酸化膜３を形成するまでは第１の実施例の製造方法
と同一であり、説明を省略する。
【００４８】この熱酸化膜３には、第１の実施例の製造
方法と同様、０．５μｍ／□の開口が設けられる。この
開口により露出された半導体基板の表面を種結晶とし
て、第１の実施例の製造方法と同様なラテラルエピタキ
シャル技術を用いて、１×１０16ｃｍ-3程度のｐ型の不
純物を含有した第１のエピタキシャル半導体層１０４を
高さ１．５μｍ程度形成する。
方法と同様、０．５μｍ／□の開口が設けられる。この
開口により露出された半導体基板の表面を種結晶とし
て、第１の実施例の製造方法と同様なラテラルエピタキ
シャル技術を用いて、１×１０16ｃｍ-3程度のｐ型の不
純物を含有した第１のエピタキシャル半導体層１０４を
高さ１．５μｍ程度形成する。
【００４９】第１のエピタキシャル半導体層１０４形成
後、第１のエピタキシャル半導体層１０４の表面を１１
００℃程度の熱処理を施すことで０．１μｍ程度の熱酸
化膜を形成する。続いて、この第１の絶縁膜６に対し異
方性のエッチングを施すことで図１７に示す形状の第１
の絶縁膜６を側壁形状に形成する。
後、第１のエピタキシャル半導体層１０４の表面を１１
００℃程度の熱処理を施すことで０．１μｍ程度の熱酸
化膜を形成する。続いて、この第１の絶縁膜６に対し異
方性のエッチングを施すことで図１７に示す形状の第１
の絶縁膜６を側壁形状に形成する。
【００５０】第１の絶縁膜６形成後、この第１の絶縁膜
の表面を含む第１のエピタキシャル半導体層表面に沿っ
て、ｐ型の不純物を固溶限界、ここでは１×１０20ｃｍ
-3程度含んだポリシリコンを０．２μｍ程度、さらに続
けて酸化シリコン２ｎｍ、窒化シリコン３ｎｍ、酸化シ
リコン２ｎｍの積層構造であるＯＮＯ膜を形成する。こ
の際、形成方法は高温条件が必要なＬＰ−ＣＶＤが最適
であると考えられる。
の表面を含む第１のエピタキシャル半導体層表面に沿っ
て、ｐ型の不純物を固溶限界、ここでは１×１０20ｃｍ
-3程度含んだポリシリコンを０．２μｍ程度、さらに続
けて酸化シリコン２ｎｍ、窒化シリコン３ｎｍ、酸化シ
リコン２ｎｍの積層構造であるＯＮＯ膜を形成する。こ
の際、形成方法は高温条件が必要なＬＰ−ＣＶＤが最適
であると考えられる。
【００５１】第１のキャパシタ絶縁膜８形成後、図１７
に示すように、同じチャンバー内でさらに熱処理を施
し、ポリシリコン内に含まれるｐ型の不純物を第１のエ
ピタキシャル半導体層に拡散させる。
に示すように、同じチャンバー内でさらに熱処理を施
し、ポリシリコン内に含まれるｐ型の不純物を第１のエ
ピタキシャル半導体層に拡散させる。
【００５２】不純物拡散後、ポリシリコン、ＯＮＯ膜を
ＲＩＥのような異方性エッチングにより除去する。する
と、側壁形状の第１のキャパシタ電極７、第１のキャパ
シタ絶縁膜８が形成される。
ＲＩＥのような異方性エッチングにより除去する。する
と、側壁形状の第１のキャパシタ電極７、第１のキャパ
シタ絶縁膜８が形成される。
【００５３】この後、第１のキャパシタ絶縁膜の表面に
沿って、ｐ型の不純物を固溶限界、ここでは１×１０20
ｃｍ-3程度含んだポリシリコンを０．２μｍ程度ＬＰ−
ＣＶＤを用いて積層する。このとき、ポリシリコンは第
１のエピタキシャル半導体層１０４に接している。
沿って、ｐ型の不純物を固溶限界、ここでは１×１０20
ｃｍ-3程度含んだポリシリコンを０．２μｍ程度ＬＰ−
ＣＶＤを用いて積層する。このとき、ポリシリコンは第
１のエピタキシャル半導体層１０４に接している。
【００５４】続けて、図１８に示すように、同じチャン
バー内でさらに熱処理を施し、ポリシリコン内に含まれ
るｐ型の不純物を第１のエピタキシャル半導体層に拡散
させる。
バー内でさらに熱処理を施し、ポリシリコン内に含まれ
るｐ型の不純物を第１のエピタキシャル半導体層に拡散
させる。
【００５５】不純物拡散後、ポリシリコン、ＯＮＯ膜を
ＲＩＥのような異方性エッチングにより除去する。する
と、側壁形状の第１のキャパシタ電極９が形成される。
第１のキャパシタ電極９形成後、この第１のキャパシタ
電極９を被覆するように熱酸化膜３の上面にレジスト、
或いはシリコン窒化膜、或いはＰＳＧからなる層間絶縁
膜１０を、レジストであれば回転塗布法、シリコン窒化
膜、ＰＳＧであればＣＶＤ法により形成する。その後、
この第１の層間絶縁膜１０を前記エピタキシャル半導体
層上面が露出するまで除去する。除去の方法は直接、Ｃ
ＭＰで第１のエピタキシャル半導体層４の上面が露出す
るまでポリッシングするか或いは第１の層間絶縁膜１０
上にレジストを塗布し、エピタキシャル半導体層４の上
面が露出するまでドライエッチングまたはＮＨ4 Ｆ液等
を用いたウエットエッチングによりエッチバックすると
いう方法が考えられる。
ＲＩＥのような異方性エッチングにより除去する。する
と、側壁形状の第１のキャパシタ電極９が形成される。
第１のキャパシタ電極９形成後、この第１のキャパシタ
電極９を被覆するように熱酸化膜３の上面にレジスト、
或いはシリコン窒化膜、或いはＰＳＧからなる層間絶縁
膜１０を、レジストであれば回転塗布法、シリコン窒化
膜、ＰＳＧであればＣＶＤ法により形成する。その後、
この第１の層間絶縁膜１０を前記エピタキシャル半導体
層上面が露出するまで除去する。除去の方法は直接、Ｃ
ＭＰで第１のエピタキシャル半導体層４の上面が露出す
るまでポリッシングするか或いは第１の層間絶縁膜１０
上にレジストを塗布し、エピタキシャル半導体層４の上
面が露出するまでドライエッチングまたはＮＨ4 Ｆ液等
を用いたウエットエッチングによりエッチバックすると
いう方法が考えられる。
【００５６】エッチバック後、ラテラルエピタキシャル
技術を用い、第１のエピタキシャル半導体層４上面にさ
らにｐ型の不純物を含有した第２のエピタキシャル半導
体層４’を０．２μｍ程度形成し、その後、第１の層間
絶縁膜１０を形成する。そしてＣＭＰなどの方法で図１
９に示すように、第１の層間絶縁膜１０を平坦化する。
技術を用い、第１のエピタキシャル半導体層４上面にさ
らにｐ型の不純物を含有した第２のエピタキシャル半導
体層４’を０．２μｍ程度形成し、その後、第１の層間
絶縁膜１０を形成する。そしてＣＭＰなどの方法で図１
９に示すように、第１の層間絶縁膜１０を平坦化する。
【００５７】第１の層間絶縁膜１０平坦化後、図２０に
示すように、ラテラルエピタキシャル技術により、第２
のエピタキシャル半導体層４’をさらに上方に０．８μ
ｍ程度成長させる。
示すように、ラテラルエピタキシャル技術により、第２
のエピタキシャル半導体層４’をさらに上方に０．８μ
ｍ程度成長させる。
【００５８】第２のエピタキシャル半導体層４’成長
後、この第２のエピタキシャル半導体層４’の表面を被
覆するように膜厚１０ｎｍのシリコン酸化膜を熱酸化に
より形成する。その後、異方性エッチングにより、この
シリコン酸化膜をエッチングし、側壁形状の第１のゲー
ト絶縁膜１１を形成する。
後、この第２のエピタキシャル半導体層４’の表面を被
覆するように膜厚１０ｎｍのシリコン酸化膜を熱酸化に
より形成する。その後、異方性エッチングにより、この
シリコン酸化膜をエッチングし、側壁形状の第１のゲー
ト絶縁膜１１を形成する。
【００５９】第１のゲート絶縁膜１１形成後、この第１
のゲート絶縁膜１１の表面に０．２μｍのポリシリコン
をＬＰ−ＣＶＤなどの方法により形成する。ポリシリコ
ン膜形成後、イオン注入或いは固相拡散による方法で、
このポリシリコン膜にｎ型不純物を、ポリシリコンの固
溶限界である１×１０20ｃｍ-3程度がその不純物濃度と
なるように注入する。その後、ポリシリコン膜中のｎ型
不純物を熱拡散する。この熱拡散によって、このｎ型不
純物はポリシリコン中を拡散するのみならず、第２のエ
ピタキシャル半導体層４’中にも拡散し、図２０のよう
な形状となる。
のゲート絶縁膜１１の表面に０．２μｍのポリシリコン
をＬＰ−ＣＶＤなどの方法により形成する。ポリシリコ
ン膜形成後、イオン注入或いは固相拡散による方法で、
このポリシリコン膜にｎ型不純物を、ポリシリコンの固
溶限界である１×１０20ｃｍ-3程度がその不純物濃度と
なるように注入する。その後、ポリシリコン膜中のｎ型
不純物を熱拡散する。この熱拡散によって、このｎ型不
純物はポリシリコン中を拡散するのみならず、第２のエ
ピタキシャル半導体層４’中にも拡散し、図２０のよう
な形状となる。
【００６０】不純物拡散後、図２１に示すように、ポリ
シリコン膜を異方性エッチングによりエッチングし、側
壁形状の第１のゲート電極１２を形成する。第１のゲー
ト電極１２形成後、図２１に示すように、露出した第２
のエピタキシャル半導体層４’の上面から上方にｐ型の
エピタキシャル半導体層を０．２μｍ程度エピタキシャ
ル成長させる。この後、第１のゲート電極１２を被覆す
るように第１の層間絶縁膜１０上面にレジスト或いはシ
リコン窒化膜或いはＰＳＧを材料とする第２の層間絶縁
膜１０’を形成する。そして、第１の層間絶縁膜１０を
形成した時と同様に、第２の層間絶縁膜１０’表面を平
坦化する。
シリコン膜を異方性エッチングによりエッチングし、側
壁形状の第１のゲート電極１２を形成する。第１のゲー
ト電極１２形成後、図２１に示すように、露出した第２
のエピタキシャル半導体層４’の上面から上方にｐ型の
エピタキシャル半導体層を０．２μｍ程度エピタキシャ
ル成長させる。この後、第１のゲート電極１２を被覆す
るように第１の層間絶縁膜１０上面にレジスト或いはシ
リコン窒化膜或いはＰＳＧを材料とする第２の層間絶縁
膜１０’を形成する。そして、第１の層間絶縁膜１０を
形成した時と同様に、第２の層間絶縁膜１０’表面を平
坦化する。
【００６１】最後に、図１６に示すように、ポリシリコ
ンを露出した前記ｐ型のエピタキシャル半導体層を含ん
だ第２の層間絶縁膜１０’上に形成し、ｎ型の不純物を
固溶限界までポリシリコン中にイオン注入、熱拡散し、
同時にｐ型のエピタキシャル半導体層中にｎ型の不純物
を拡散する。
ンを露出した前記ｐ型のエピタキシャル半導体層を含ん
だ第２の層間絶縁膜１０’上に形成し、ｎ型の不純物を
固溶限界までポリシリコン中にイオン注入、熱拡散し、
同時にｐ型のエピタキシャル半導体層中にｎ型の不純物
を拡散する。
【００６２】以上、本発明の第３の実施例である半導体
記憶装置の製造方法では、第１の実施例の製造方法の効
果を満たすことの他に、柱状のエピタキシャル半導体層
に導電型の異なる不純物を注入、拡散する際、熱拡散に
よるため、ラテラルエピタキシャル技術で不純物の種類
を変えることをせずに済むため、反応チャンバー内のガ
ス抜きという工程を省略することができる。
記憶装置の製造方法では、第１の実施例の製造方法の効
果を満たすことの他に、柱状のエピタキシャル半導体層
に導電型の異なる不純物を注入、拡散する際、熱拡散に
よるため、ラテラルエピタキシャル技術で不純物の種類
を変えることをせずに済むため、反応チャンバー内のガ
ス抜きという工程を省略することができる。
【００６３】
【発明の効果】本発明により、ＮＡＮＤ型ＤＲＡＭのセ
ル１ビット当たり占有する面積をできる限り縮小するこ
とで高集積化を図ることができる。
ル１ビット当たり占有する面積をできる限り縮小するこ
とで高集積化を図ることができる。
【図１】本発明の第１の実施例である半導体記憶装置の
断面図
断面図
【図２】本発明の第１の実施例である半導体記憶装置の
Ａ−Ａ’における断面図
Ａ−Ａ’における断面図
【図３】本発明の第１の実施例である半導体記憶装置の
製造工程図
製造工程図
【図４】本発明の第１の実施例である半導体記憶装置の
製造工程図
製造工程図
【図５】本発明の第１の実施例である半導体記憶装置の
製造工程図
製造工程図
【図６】本発明の第１の実施例である半導体記憶装置の
製造工程図
製造工程図
【図７】本発明の第１の実施例である半導体記憶装置の
製造工程図
製造工程図
【図８】本発明の第１の実施例である半導体記憶装置の
製造工程図
製造工程図
【図９】本発明の第１の実施例である半導体記憶装置の
製造工程図
製造工程図
【図１０】本発明の第１の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１１】本発明の第１の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１２】本発明の第１の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１３】本発明の第２の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１４】本発明の第２の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１５】本発明の第２の実施例である半導体記憶装置
の断面図
の断面図
【図１６】本発明の第１の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１７】本発明の第１の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１８】本発明の第１の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図１９】本発明の第１の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図２０】本発明の第２の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図２１】本発明の第２の実施例である半導体記憶装置
の製造工程図
の製造工程図
【図２２】従来の半導体記憶装置の上面図と断面図
１、１０１ 半導体基板 ２ Ｎ型共通ソース拡散層 ３ 熱酸化膜 ４ 第１のエピタキシャル半導体層 ４’ 第２のエピタキシャル半導体層 ５ 不純物領域 ６ 第１の絶縁膜 ７、９ 第１のキャパシタ電極 ８ 第１のキャパシタ絶縁膜 １０ 第１の層間絶縁膜 １０’ 第２の層間絶縁膜 １１ 第１のゲート絶縁膜 １２ 第１のゲート電極 １３ ビット線 ２０ レジスト ２６、２８ 絶縁膜 ２７、２９ ポリシリコン １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 第１のエピタキシャル半導体層 １０４’ 第２のエピタキシャル半導体層 １０５、１０７ キャパシタ電極 １０５ａ 第１の不純物領域 １０５ｂ 第２の不純物領域 １０６ キャパシタ絶縁膜 １０８ 層間絶縁膜 １１０ ビット線
Claims (8)
- 【請求項１】 第１導電型である半導体基板と、 少なくともＭＯＳＦＥＴのバックゲート形成予定部分に
第２導電型の第１の不純物領域を含有し、かつ前記半導
体基板上に柱状に形成された第１導電型のエピタキシャ
ル半導体層と、 この第２導電型の領域に対応する前記エピタキシャル半
導体層の側面に形成された第１の絶縁膜と、 この第１の絶縁膜の表面に沿って形成された第１のキャ
パシタ構造と、 前記エピタキシャル半導体層の一部を露出させ、前記半
導体基板、前記キャパシタ構造を被覆した第１の層間絶
縁膜と、 この第１の層間絶縁膜上であり、かつ前記第２導電型の
領域に対応する前記エピタキシャル半導体層の側面に形
成した第１のゲート絶縁膜、第１のゲート電極と、 前記エピタキシャル半導体層の一部を露出させ、前記第
１のゲート絶縁膜、第１のゲート電極を被覆した第２の
層間絶縁膜と、 前記エピタキシャル半導体層の上部に接続された導電層
を具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記第１、第２のゲート電極は異方性エ
ッチングにより形成された側壁形状であることを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 第２導電型の第１の不純物領域を含有し
た第１導電型の第１のエピタキシャル半導体層を第１導
電型の半導体基板上に柱状に形成する工程と、 この第１のエピタキシャル半導体層の側面に第１の絶縁
膜を形成する工程と、 この第１の絶縁膜の表面に沿って第１のキャパシタ構造
を形成する工程と、 前記半導体基板、前記キャパシタ構造を被覆する第１の
層間絶縁膜を形成する工程と、 この第１の層間絶縁膜を、前記第１のエピタキシャル半
導体層上面が露出するまで除去する工程と、 前記エピタキシャル半導体層の露出面上に第２導電型の
第２の不純物領域を含有した第１導電型の第２のエピタ
キシャル半導体層を形成する工程と、 前記第２の不純物領域に対応する前記第２のエピタキシ
ャル半導体層の側面に第１のゲート絶縁膜、第１のゲー
ト電極を形成する工程と、 この第１のゲート電極の表面に第２の層間絶縁膜を形成
する工程と、 この第２の層間絶縁膜を、前記第２のエピタキシャル半
導体層上面が露出するまで除去する工程と、 前記第２のエピタキシャル半導体層の上部を導電層で接
続する工程とを具備することを特徴とする半導体記憶装
置の製造方法。 - 【請求項４】 第２導電型の第１の不純物領域を含有し
た第１導電型の第１のエピタキシャル半導体層を第１導
電型の半導体基板上に柱状に形成する工程と、 この第１のエピタキシャル半導体層の側面に第１の絶縁
膜を形成する工程と、 この第１の絶縁膜の表面に沿って第１のキャパシタ構造
を形成する工程と、 前記半導体基板、前記キャパシタ構造を被覆する第１の
層間絶縁膜を形成する工程と、 この第１の層間絶縁膜を、前記第１のエピタキシャル半
導体層上面が露出するまで除去する工程と、 前記エピタキシャル半導体層の露出面上に第２導電型の
第２の不純物領域を含有した第１導電型の第２のエピタ
キシャル半導体層を形成する工程と、 前記第２の不純物領域に対応する前記第２のエピタキシ
ャル半導体層の側面に第１のゲート絶縁膜、第１のゲー
ト電極を形成する工程と、 この第１のゲート電極の表面に沿って第２のキャパシタ
構造を形成する工程と、 この第２のキャパシタ構造の
表面に第２の層間絶縁膜を形成する工程と、 この第２の層間絶縁膜を、前記第２のエピタキシャル半
導体層上面が露出するまで除去する工程と、 前記第２のエピタキシャル半導体層上面に第２導電型の
不純物領域を含有した第１導電型のエピタキシャル半導
体層を形成する工程と、 このエピタキシャル半導体層の側面にゲート絶縁膜、ゲ
ート電極、絶縁膜、キャパシタ構造をそれぞれ３層形成
する工程と、 前記エピタキシャル半導体層の上部を導電層で接続する
工程とを具備することを特徴とする半導体記憶装置の製
造方法。 - 【請求項５】 前記エピタキシャル半導体層は複数あ
り、それぞれ狭間隔で形成されることを特徴とする請求
項４記載の半導体記憶装置の製造方法。 - 【請求項６】 前記ゲート電極第１、第２のゲート電極
は異方性エッチングで形成することを特徴とする請求項
４記載の半導体記憶装置の製造方法。 - 【請求項７】 前記不純物領域、第２の不純物領域の外
周部分に第２導電型の不純物を拡散させる工程を具備す
ることを特徴とする請求項４記載の半導体記憶装置の製
造方法。 - 【請求項８】 第２導電型の第１のエピタキシャル半導
体層を第１導電型の半導体基板上に柱状に形成する工程
と、 この第１のエピタキシャル半導体層の側面に第１の絶縁
膜を形成する工程と、 この第１の絶縁膜の表面を含む第１のエピタキシャル半
導体層表面に沿って、第１導電型の不純物を含んだ第１
のキャパシタ電極となる材料、絶縁膜を形成する工程
と、 前記第１導電型の不純物を前記第１のエピタキシャル半
導体層に拡散する工程と、 前記第１のキャパシタ電極となる材料、前記絶縁膜を異
方性エッチングにより除去し、側壁形状の第１のキャパ
シタ電極、第１のキャパシタ絶縁膜を形成する工程と、 この第１のキャパシタ絶縁膜の表面に第１導電型の不純
物を含んだ第１のキャパシタ電極となる材料を形成する
工程と、 前記第１導電型の不純物を前記第１のエピタキシャル半
導体層に拡散する工程と、 前記第１のキャパシタ電極となる材料を異方性エッチン
グにより除去し、側壁形状の第１のキャパシタ電極を形
成する工程と、 前記半導体基板、前記第１のキャパシタ電極を被覆する
第１の層間絶縁膜を形成する工程と、 この第１の層間絶縁膜を、前記第１のエピタキシャル半
導体層上面が露出するまで除去する工程と、 前記第１のエピタキシャル半導体層の露出面上に第２導
電型の第２のエピタキシャル半導体層を形成する工程
と、 前記第２の不純物領域に対応する前記第２のエピタキシ
ャル半導体層の側面に第１のゲート絶縁膜を形成する工
程と、 この第１のゲート絶縁膜を被覆するように、第１導電型
の不純物を含む第１のゲート電極となる材料を形成する
工程と、 この第１導電型の不純物を前記第２のエピタキシャル半
導体層中に拡散する工程と、 前記第１のゲート電極となる材料を異方性エッチングに
より除去し、サイドウォール形状の第１のゲート電極を
形成する工程と、 前記第２のエピタキシャル半導体層の上部を第１導電型
の不純物を含む導電層で接続し、かつ第１導電型の不純
物を前記第２のエピタキシャル半導体層中に拡散する工
程とを具備することを特徴とする半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195019A JPH0864777A (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6195019A JPH0864777A (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864777A true JPH0864777A (ja) | 1996-03-08 |
Family
ID=16334188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6195019A Pending JPH0864777A (ja) | 1994-08-19 | 1994-08-19 | 半導体記憶装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864777A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013016102A2 (en) | 2011-07-27 | 2013-01-31 | Micron Technology, Inc. | Vertical memory cell |
| WO2019046125A1 (en) * | 2017-08-29 | 2019-03-07 | Micron Technology, Inc. | VOLATILE MEMORY DEVICE COMPRISING STACKED MEMORY CELLS |
| KR20190038223A (ko) * | 2017-09-29 | 2019-04-08 | 삼성전자주식회사 | 반도체 메모리 소자 |
| US11616065B2 (en) | 2017-09-29 | 2023-03-28 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| WO2023245803A1 (zh) * | 2022-06-21 | 2023-12-28 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
-
1994
- 1994-08-19 JP JP6195019A patent/JPH0864777A/ja active Pending
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| WO2013016102A3 (en) * | 2011-07-27 | 2013-03-21 | Micron Technology, Inc. | Vertical memory cell |
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