JPH0864779A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 トレンチキャパシタとスタックドキャパシタ
の双方を有するメモリセル構造を有し、製造工程数の減
少をはかり、且つスタックドキャパシタの下地高さの増
大を抑えることのできるＤＲＡＭを提供すること。 【構成】 Ｓｉ基板１上にＭＯＳトランジスタとキャパ
シタからなるメモリセルをマトリックス配置してなるＤ
ＲＡＭにおいて、相互に隣接する第１及び第２のＭＯＳ
トランジスタの一方にトレンチキャパシタが、他方にス
タックドキャパシタが接続され、トレンチキャパシタの
蓄積電極６はトレンチ４内にキャパシタ絶縁膜５を介し
て埋め込み形成され、接続電極１０により第１のＭＯＳ
トランジスタの拡散層９に接続され、スタックドキャパ
シタの蓄積電極１７は基板１の主表面より上に形成され
て第２のＭＯＳトランジスタの拡散層９に接続され、蓄
積電極１７と接続電極１０とは同一層で形成されている
こと。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にトレンチキャパシ
タとスタックドキャパシタを有するメモリセル構造の半
導体記憶装置に関する。

【０００２】

【従来の技術】近年、情報記憶用キャパシタの容量を維
持しつつ、より面積の小さな半導体メモリセルを実現す
るために、半導体基板内にトレンチ構造を作成しキャパ
シタとするトレンチキャパシタ構造や、蓄積電極をセル
トランジスタ上に積み上げて作製したスタックドキャパ
シタ構造が提案されている。

【０００３】トレンチキャパシタを用いたＤＲＡＭセル
構造においては、高集積化が進むにつれ次のような問題
が生じている。図２７はトレンチキャパシタを有する従
来のＮＡＮＤ型メモリセル構造を示す平面図であり、３
は素子分離絶縁膜、４はトレンチ、８はゲート電極、９
はソースドレイン拡散層、１０はトレンチ内電極とソー
スドレイン拡散層を接続するための導電性パッドを示し
ている。

【０００４】図２７において、隣接するトレンチ４間の
間隔が狭くなるにつれ、トレンチ断面形状の加工揺らぎ
によってトレンチ間隔ｘ′を確保するのが困難になる。
このため、トレンチ間リークが増大し、電荷の保持時間
が短くなる問題点が生じる。さらに、この加工揺らぎの
ためにセルトランジスタのソース又はドレイン拡散層の
残り幅ｙ′が小さくなり、蓄積電極に蓄えられた電荷を
読み出す場合、ＭＯＳトランジスタのソース（或いはド
レイン）の接続抵抗が大きくなり、トレンチキャパシタ
の電荷を読み出すことが難しい。

【０００５】一方、スタックドキャパシタを用いたＤＲ
ＡＭセル構造では、投影面積及び蓄積電極の平面パター
ン周辺長が十分大きくないために、ＤＲＡＭセルに必要
なキャパシタ容量を確保するには蓄積電極の高さを十分
に高くしなければならない。このため、蓄積電極よりも
上の配線から蓄積電極より下の層にコンタクトを取るの
が困難になる。

【０００６】これらの問題点を解決するために最近、図
２８に断面図を示すように、トレンチキャパシタを有し
たメモリセルとスタックドキャパシタを有したメモリセ
ルとを隣接させ、そのスタックドキャパシタの下部電極
の一部がトレンチキャパシタの上方を覆うように形成
し、両メモリセルの容量値を大きくする構造が提案され
ている（特開平４−３４３２６７号公報）。なお、図中
の５，１６はキャパシタ絶縁膜、１２は層間絶縁膜、１
７は蓄積電極、１８，２０はプレート電極、２２はｐ型
シリコン基板、２３はｎ型層である。

【０００７】しかしながら、この種の構造にあっては次
のような問題があった。即ち、この構造のトレンチ上部
では、トレンチ内プレート電極２０とスタックドキャパ
シタ蓄積電極１７とを電気的に分離する必要があるた
め、スタックドキャパシタを形成する前に層間絶縁膜１
２を形成する工程が必要である。このため、トレンチキ
ャパシタ作製工程数とスタックドキャパシタ作製工程数
の和よりも、工程数が増加する問題点があった。

【０００８】また、トレンチ内に埋め込んだ電極上を完
全に覆うように層間絶縁膜１２をトレンチ上に積層する
必要があるため、スタックドキャパシタの蓄積電極の下
地高さが高くなり、蓄積電極よりも上の配線から蓄積電
極より下の層にコンタクトを取るのが難しくなる。な
お、これらの問題点は、メモリセルを直列接続したＮＡ
ＮＤ型メモリセルに限らず、非ＮＡＮＤ型メモリセルの
高集積化でも同様に生じるものである。

【０００９】

【発明が解決しようとする課題】このように従来、トレ
ンチキャパシタを用いたメモリセルの電極と、スタック
ドキャパシタの蓄積電極とを別マスクで作成するＤＲＡ
Ｍメモリセル構造では、トレンチキャパシタ作製工程数
とスタックドキャパシタ作製工程数の和よりも工程数が
増加し、スタックドキャパシタの下地高さが増加する問
題があった。

【００１０】本発明は、上記問題を解決すべくなされた
もので、その目的とするところは、トレンチキャパシタ
とトレンチ以外のキャパシタ（スタックドキャパシタ
等）の双方を有するメモリセル構造を有し、トレンチキ
ャパシタ作製工程数とスタックドキャパシタ作製工程数
の和よりも工程数を減少させ、かつスタックドキャパシ
タ等の下地高さの増大を抑えることができ、より微細化
が可能な半導体記憶装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の骨子は、トレン
チキャパシタセルとトレンチ以外のキャパシタ（例えば
スタックドキャパシタ）セルを近接して並べ、トレンチ
キャパシタセルとセルトランジスタ拡散層とを接続する
導電性パッド（接続電極）と、スタックドキャパシタの
蓄積電極を積層構造とせずに同一工程で形成することに
ある。この場合、スタックドキャパシタの蓄積電極をト
レンチキャパシタセルとの素子分離領域上まで延在させ
スタックドキャパシタ容量確保と両立させる。つまり、
導電性パッド形成工程とスタックドキャパシタ蓄積電極
形成工程を併合し工程数を減少させ、導電性パッドとス
タックドキャパシタ蓄積電極間の合わせずれを解消し、
スタックドキャパシタ電極の下地高さを低く保ったとこ
ろに本発明の特長がある。

【００１２】即ち本発明は、半導体基板上にＭＯＳトラ
ンジスタとキャパシタからなる複数個のメモリセルから
構成される半導体記憶装置において、相互に隣接する第
１及び第２のＭＯＳトランジスタの一方にトレンチキャ
パシタが接続され、他方にトレンチ以外のキャパシタが
接続され、トレンチキャパシタの蓄積電極は、半導体基
板に設けられたトレンチ内に第１のキャパシタ絶縁膜を
介して埋め込み形成され、接続電極により第１のＭＯＳ
トランジスタのソース・ドレインの一方に接続され、ト
レンチ以外のキャパシタの蓄積電極は、半導体基板の主
表面より上に形成されて第２のＭＯＳトランジスタのソ
ース・ドレインの一方に接続され、トレンチ以外のキャ
パシタの蓄積電極と接続電極とは積層構造とせずに同一
構成材で形成されてなることを特徴とする。

【００１３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) トレンチ以外のキャパシタは、スタックドキャパシ
タであること。 (2) トレンチキャパシタの蓄積電極に対向する半導体基
板部分を第１のプレート電極として用い、スタックドキ
ャパシタの蓄積電極及び接続電極の表面に第２のキャパ
シタ絶縁膜を介して第２のプレート電極を形成するこ
と。 (3) トランジスタ及びキャパシタからなるメモリセルを
複数個直列に接続してＮＡＮＤ型のメモリセルを構成す
ること。 (4) 第１のＭＯＳトランジスタ及びトレンチキャパシタ
からなる第１のメモリセル領域と、第２のＭＯＳトラン
ジスタ及びスタックドキャパシタからなる第２のメモリ
セル領域とを有し、ワード線方向に隣接する第１及び第
２のメモリセル領域上に、１本の通過ワード線を有する
こと。 (5) ビット線とワード線が直交するように配置され、第
１のメモリセル領域と第２のメモリセル領域とはビット
線及びワード線方向共に交互に配置されていること。

【００１４】また本発明は、上記半導体記憶装置の製造
方法において、半導体基板にキャパシタ形成用のトレン
チを形成する工程と、トレンチ内に第１のキャパシタ絶
縁膜を介して第１の蓄積電極を形成する工程と、半導体
基板上に第１及び第２のＭＯＳトランジスタを形成する
工程と、半導体基板の主平面より上に第２のＭＯＳトラ
ンジスタの拡散領域と接続するよう第２の蓄積電極を形
成すると共に、第１の蓄積電極と第１のＭＯＳトランジ
スタの拡散領域を接続する接続電極を形成する工程と、
第２の蓄積電極，接続電極の上部及び側面に第２のキャ
パシタ絶縁膜を介してプレート電極を形成する工程とを
含むことを特徴とする。また、本発明の望ましい実施態
様としては、第２の蓄積電極及び接続電極と共に、ビッ
ト線コンタクトパッドを形成することを特徴としてい
る。

【００１５】

【作用】本発明の構造では、トレンチキャパシタの蓄積
電極とセルトランジスタ拡散層とを接続する導電性パッ
ドが、スタックドキャパシタの蓄積電極と電気的に分離
形成されるため、スタックドキャパシタの蓄積電極形成
前に、トレンチキャパシタの蓄積電極上に層間絶縁膜を
形成する必要がなくなり、これにより工程数を削減する
ことができる。さらに、トレンチキャパシタの蓄積電極
上に層間絶縁膜が無い分、スタックドキャパシタの下地
高さを低く保つことができる。また、導電性パッド上に
もＭＯＳキャパシタを形成することにより、トレンチキ
ャパシタの蓄積容量を更に大きくすることが可能とな
る。

【００１６】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。 （実施例１）図１は本発明の第１の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭのセルアレイを示す平面図、図２，図
３，図４はそれぞれ図１の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ
−Ｃ′断面図である。

【００１７】メモリセル領域は、ｐ⁺ 型シリコン基板１
上にエピタキシャル層２が形成されたウェハに作成さ
れ、素子領域はフィールド酸化による素子分離絶縁膜３
によって区切られている。また、トレンチ４内には、第
１のキャパシタ絶縁膜５を介してトレンチ蓄積電極６が
埋め込み形成されている。即ちこの実施例では、ｐ⁺ 型
シリコン基板１はＭＯＳキャパシタの第１のプレート電
極となり、シリコン基板１，キャパシタ絶縁膜５及び蓄
積電極６からＭＯＳキャパシタが構成されている。さら
に、蓄積電極６とトランジスタ領域との電気的分離のた
めに、トレンチ側面絶縁膜４２が形成されている。

【００１８】エピタキシャル成長層２の上部には、ゲー
ト絶縁膜７を介してゲート電極８（８₁ ，８₂ ，８₃ ，
８₄ ，８₅ ），１４が形成されている。これらのゲート
電極８，１４は、セルアレイの一方向にパターニングさ
れてそれぞれワード線及びフィールドシールド分離用ゲ
ートとなっている。

【００１９】ゲート電極８，１４の両側にはｎ型拡散層
９が形成されている。このｎ型拡散層９は、平面型ＭＯ
Ｓトランジスタのソース及びドレインであり、一部のｎ
型拡散層９は、トレンチ蓄積電極６と導電性パッド（接
続電極）１０を介して接続されている。さらに、残り一
部のｎ型拡散層９の上部には、スタック型キャパシタ蓄
積電極１７が形成され、拡散層９と接続されている。ま
た、蓄積電極１７上には、第２のキャパシタ絶縁膜１６
を介して第２のプレート電極１８が形成されている。本
実施例の構造上の特徴としては、プレート電極１８がキ
ャパシタ絶縁膜１６を介して導電性パッド１０にも接し
ていることにある。

【００２０】上記の平面型ＭＯＳトランジスタは複数個
（本実施例では４個）直列に接続され、さらにこれらの
各ソース（或いはドレイン）にそれぞれトレンチ型ＭＯ
Ｓキャパシタ又はスタック型ＭＯＳキャパシタが接続さ
れている。これにより、ＮＡＮＤ型のメモリセルが構成
されている。より具体的には、ビット線側から順にＭＯ
Ｓトランジスタ（第２のＭＯＳトランジスタ）及びスタ
ック型ＭＯＳキャパシタからなる第２のメモリセル、Ｍ
ＯＳトランジスタ（第１のＭＯＳトランジスタ）及びト
レンチ型ＭＯＳキャパシタからなる第１のメモリセル、
第２のメモリセル、第１のメモリセルと接続されてい
る。

【００２１】上記の各部を形成した基板上には層間絶縁
膜１２が設けられ、この層間絶縁膜１２にビット線コン
タクト１１が形成されている。そして、ｎ型拡散層９の
一部はビット線コンタクト１１を介してビット線１３に
接続されている。

【００２２】次に、図５〜図８を用いて、この実施例の
メモリセルの製造工程を説明する。図５〜図８は、図２
の断面に対応する製造工程断面図である。まず、図５に
トレンチキャパシタ形成後の断面図を示す。例えば、ボ
ロン濃度１０¹⁹ｃｍ^-3のｐ⁺ 型シリコン基板１に、例え
ばボロン濃度１０¹⁵ｃｍ^-3のｐ型エピタキシャル成長層
２を形成する。エピタキシャル層２の厚みは、例えば
０．７μｍとする。次いで、セルアレイ領域にボロンを
イオン注入してウェル拡散し、セルアレイ領域のｐ型エ
ピタキシャル成長層２の濃度を最適化する。

【００２３】続いて、ＬＯＣＯＳ法によりフィールド酸
化膜３を形成した後に、リソグラフィーと反応性イオン
エッチング技術により、トレンチ４′を基板１に達する
深さに形成する。トレンチ４′のシリコンエピタキシャ
ル層２とシリコン酸化膜３との界面からの深さは、例え
ば１μｍとする。

【００２４】続いて、トレンチ４′の内面を酸化し、例
えば膜厚０．１μｍの素子分離酸化膜４２を形成する。
また、この絶縁膜領域作成工程として、絶縁膜厚さ確保
と厚い酸化による熱応力による劣化を防ぐため、例えば
シリコン酸化膜を堆積し、エッチングによって絶縁膜を
異方性エッチングすることにより素子分離酸化膜４２の
側壁にさらなる絶縁膜を堆積する方法を代替、又は後工
程として挿入してもよい。

【００２５】次いで、素子分離酸化膜４２の底面の酸化
膜を反応性イオンエッチング技術でシリコン基板１が表
面に出るまで取り除き、引き続き反応性イオンエッチン
グ技術によりシリコン基板１中にトレンチ４を形成す
る。このトレンチ４の深さは、例えば５μｍとする。こ
の後、トレンチ４内の基板プレート電極の容量を大きく
するために、ボロンなどの不純物をトレンチにイオン注
入してもよい。

【００２６】次いで、トレンチ４の内壁にキャパシタ絶
縁膜５を形成した後、蓄積電極６となる第１層多結晶シ
リコン膜を全面堆積する。キャパシタ絶縁膜５は、例え
ばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の
積層膜（実効膜厚１０ｎｍ）とする。第１層多結晶シリ
コン膜には、例えばＡｓをイオン注入して低抵抗化す
る。

【００２７】続いて、ケミカルドライエッチング技術に
より第１層多結晶シリコン膜をエッチバックし、蓄積電
極６としてトレンチ４に残置する。その後、ｐ型エピタ
キシャル層２に露出したキャパシタ絶縁膜５をケミカル
ドライエッチング技術により除去する。次いで、シリコ
ン酸化膜を平滑化するまで全面堆積し、ケミカルドライ
エッチング技術により積層したシリコン酸化膜をエッチ
バックし、図５のように表面絶縁膜４２''としてトレン
チ４に残置する。

【００２８】次に、図６にセルトランジスタ形成後の断
面図を示す。ここで、ｐ型エピタキシャル層２を、例え
ば１０ｎｍの厚さ酸化してゲート酸化膜７を形成し、ゲ
ート電極８，１４となる第２層多結晶シリコン膜を全面
に堆積し、ＰＯＣｌ₃ 拡散を行ってこれを低抵抗化す
る。さらに、絶縁膜１２′となるシリコン窒化膜を全面
堆積した後、リソグラフィーと反応性イオンエッチング
により加工して、ゲート電極８，１４を形成する。さら
に、全面に例えばＡｓをイオン注入してｎ型拡散層９を
作成する。

【００２９】次いで、絶縁膜１２′となるシリコン窒化
膜をさらに全面堆積し、異方性エッチングによって切り
立ったゲート電極８，１４の側壁に絶縁膜１２′を残す
ことによりゲートの側壁絶縁膜を形成する。この側壁膜
と、リソグラフィーの直前に堆積したシリコン窒化膜が
ゲート電極８，１４を取り囲む形になり、トレンチ接続
のための導電性パッド１０やビット線１３と電気的絶縁
を保つことが容易になる。この後、導電性パッド１０及
びビット線１３とｎ型拡散層９との接続抵抗を下げるた
め、例えば砒素などを拡散層９にイオン注入してもよ
い。

【００３０】次に、図７にスタックドキャパシタ蓄積電
極１７の形成後及びパッド電極１０の形成後の断面図を
示す。まず、リソグラフィーと絶縁膜４２''をエッチン
グすることによってトレンチ接続コンタクト１５を形成
する。次いで、例えば多結晶シリコンを全面に厚く堆積
し、リソグラフィーとエッチングによってトレンチ接続
導電性パッド１０及びスタックドキャパシタ蓄積電極１
７を同時にパターニングする。

【００３１】これにより、蓄積電極６とｎ型拡散層９と
が電気的に接続される。この際に位相シフト法を用いれ
ば、導電性パッド１０とキャパシタ蓄積電極１７との間
隔を、位相シフト法を用いないリソグラフィーでの最小
加工寸法よりも狭めることが可能であり、蓄積電極の平
面積を大きく確保でき、望ましい。この後、例えばＡｓ
イオン打ち込みを行ってこれを低抵抗化する。

【００３２】次に、図８にスタックドキャパシタプレー
ト電極１８形成後の断面図を示す。スタックドキャパシ
タ用キャパシタ絶縁膜１６、スタックドキャパシタ用プ
レート電極１８を全面堆積した後、例えばＰＯＣｌ₃ 拡
散を行ってこれを低抵抗化する。さらに、リソグラフィ
ーとエッチングによって、ビット線コンタクト部分のプ
レート電極１８及びキャパシタ絶縁膜１６を取り除く。

【００３３】これ以降は図示しないが、層間絶縁膜１２
を全面堆積した後、リソグラフィーと反応性イオンエッ
チングによりビット線コンタクト１１を作成する。その
後、ビット線材、例えば多結晶シリコン膜を全面堆積
し、ビット線１３を加工し、さらに上層の配線層を加工
して完成する。

【００３４】このように本実施例によれば、トレンチキ
ャパシタの蓄積電極６とセルトランジスタ拡散層９とを
接続する導電性パッド１０が、スタックドキャパシタの
蓄積電極１７と同一工程で電気的に分離形成されるた
め、スタックドキャパシタの蓄積電極１７の形成前に層
間絶縁膜１２を形成する必要がなくなり、これにより工
程数を削減することができる。また、スタックドキャパ
シタの下に層間絶縁膜１２が無い分だけ、スタックドキ
ャパシタの下地高さを低く保つことができる。さらに、
導電性パッド１０上にもＭＯＳキャパシタを形成してい
るので、トレンチキャパシタの蓄積容量を更に大きくす
ることができる。

【００３５】また本実施例では、トレンチメモリセル同
士が隣接しないようにトレンチメモリセルとスタックド
メモリセルとを交互に配置しているため、トレンチメモ
リセルのみで構成したメモリセルアレイよりもトレンチ
中心間隔を１．４倍以上に拡大でき、微細化が進んでも
トレンチ間リークを低減でき電荷の保持時間を確保でき
る。

【００３６】さらに本実施例では、スタックドキャパシ
タを有したメモリセルとトレンチキャパシタを有したメ
モリセルとが直列接続した構造を有している。このた
め、トレンチ断面寸法の加工揺らぎによって拡散層の残
り幅が減少する問題が生じても、トランジスタのもう一
方のスタックドキャパシタ側の拡散層ではトランジスタ
の拡散層幅が確保できるため、拡散層の接続抵抗をトレ
ンチキャパシタのみのメモリセルよりも小さくできる。 （実施例２）図９は本発明の第２の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭのセルアレイの平面図、図１０は図９の
矢視Ａ−Ａ′断面図である。なお、図１，図２と同一部
分には同一符号を付して、その詳しい説明は省略する。

【００３７】本実施例は、基本的には第１の実施例と同
様であるが、ビット線コンタクト１１の形成法が第１の
実施例と異なっている。図１１，１２にスタックドキャ
パシタ蓄積電極形成後の製造工程断面図を示す。本実施
例では、スタックドキャパシタ蓄積電極１７の形成前ま
では第１の実施例と同様に形成し、スタックドキャパシ
タ蓄積電極１７の形成のために多結晶シリコンを堆積し
た後のエッチング時に、多結晶シリコンをビット線コン
タクトの拡散層９上部に同時に残置する。

【００３８】ここでのポイントは、多結晶シリコンのエ
ッチング膜厚Ｔe のコントロールである。エピタキシャ
ル層２上の多結晶シリコンの厚さをＴa 、フィールド酸
化素子分離膜上の多結晶シリコンの厚さをＴb 、ゲート
上部絶縁膜１２′上の多結晶シリコンの厚さをＴc とし
て、 Ｔb ，Ｔc ＜ Ｔe ＜ Ｔa で表す範囲に制御する。

【００３９】図１２（ａ）（ｂ）（ｃ）に、図１１の矢
視Ｂ−Ｂ′ビット線コンタクト部分の製造工程断面図を
示す。スタックドキャパシタ蓄積電極形成後の断面を図
１２（ａ）に示すが、このようにスタックドキャパシタ
用キャパシタ絶縁膜１６とスタックドキャパシタ用プレ
ート電極１８を全面堆積し、例えばＰＯＣｌ₃ 拡散を行
ってこれを低抵抗化する。さらに、図１２（ｂ）のよう
にリソグラフィーとエッチングによって、ビット線コン
タクト部分のプレート電極１８及びキャパシタ絶縁膜１
６を取り除く。続いて、図１２（ｃ）に示すように、層
間絶縁膜１２を全面堆積した後、リソグラフィーと反応
性イオンエッチングによりビット線コンタクト１１を作
成する。その後、ビット線材、例えば多結晶シリコン膜
を全面堆積し、ビット線１３を加工し、さらに上層の配
線層を加工して完成する。

【００４０】この第２の実施例では、第１の実施例より
も拡散層９に接する電極材１０′の面積を一定に確保で
き、コンタクト抵抗の分散を小さくできる。また、ビッ
ト線１３に対するビット線コンタクト段差をスタックド
キャパシタの蓄積電極高さだけ減らすことができる。こ
のため、スタックドキャパシタの蓄積電極１７の高さに
依らず、蓄積電極１７よりも上の配線からビット線コン
タクトを取るのが容易になる。 （実施例３）図１３は本発明の第３の実施例に係わるＮ
ＡＮＤ型ＤＲＡＭのセルアレイの平面図、図１４は図１
３の矢視Ａ−Ａ′断面図である。なお、図１，図２と同
一部分には同一符号を付して、その詳しい説明は省略す
る。

【００４１】本実施例は、基本的には第２の実施例と同
様であるが、導電性パッド１０及びスタックドキャパシ
タの蓄積電極１７の形成法が第２の実施例と異なってい
る。本実施例では、スタックドキャパシタ蓄積電極１７
の形成前までは、第２の実施例と同様に形成し、スタッ
クドキャパシタ蓄積電極形成エッチング時に、多結晶シ
リコンを、図１３の導電性パッド１０、スタックドキャ
パシタ１７と拡散層９とのコンタクト２７、及びビット
線コンタクトの拡散層９上部に、同時に残置する。

【００４２】ここで、多結晶シリコンのエッチング膜厚
Ｔe のコントロールを次のようにする。エピタキシャル
層２上の多結晶シリコンの厚さをＴa 、トレンチ４上の
多結晶シリコンの厚さをＴd 、フィールド酸化素子分離
膜上の多結晶シリコンの厚さをＴb 、ゲート上部絶縁膜
１２′上の多結晶シリコンの厚さをＴc として、 Ｔb ，Ｔc ＜ Ｔe ＜ Ｔa ，Ｔd で表す範囲に制御する。スタックドキャパシタ蓄積電極
１７の形成後の工程は第２の実施例と同一である。

【００４３】この第３の実施例では、導電性パッド１
０、スタックドキャパシタコンタクト２７、ビット線コ
ンタクト導電性パッド１０′が、拡散層９上及びトレン
チ４上の領域に合わせずれなく形成される。従って、微
細化が進んでも拡散層９とのコンタクト抵抗の均一性を
確保できる。

【００４４】また、スタックドキャパシタ蓄積電極１７
の形成時のリソグラフィーパターンは、トレンチ導電性
パッド１０を含む必要はなく、電極の高さが必要な部
分、例えばスタックドキャパシタ蓄積電極１７及びビッ
ト線コンタクト１１でよい。そこで、図１３のハッチン
グを施した部分で示すように、トレンチ導電性パッド１
０のパターンを形成するよりもパターン間隔の広いリソ
グラフィーパターンでスタックドキャパシタ容量を確保
できる。

【００４５】また、ビット線回りの断面構造を第１の実
施例と同じくすることも可能で、この場合、キャパシタ
に対するコンタクトの抵抗の均一性が確保される。さら
に、スタックドキャパシタの形成工程では、パターン間
隔の広いリソグラフィーパターンでスタックドキャパシ
タ容量を確保できる。 （実施例４）図１５は本発明の第４の実施例に係わるメ
モリセルで、スタックドキャパシタを有するメモリセル
領域上と、そのメモリセルに隣接するトレンチキャパシ
タを有するメモリセル領域上で、１本の通過ワード線を
有するＤＲＡＭセルアレイの平面図である。また、図１
６は図１５の矢視Ａ−Ａ′断面図である。なお、図１，
図２と同一部分には同一符号を付して、その詳しい説明
は省略する。

【００４６】この構造では、ＮＡＮＤ型セルに比べビッ
ト線コンタクトが多いためセル面積が多くなるが、全ビ
ットに対し高速なランダムアクセスが可能である。この
実施例のメモリセルの製造工程は、第１の実施例と同じ
なので省略するが、平面構造を図１５と同様のＤＲＡＭ
セル配置にし、ビット線回りの構造を第２の実施例と同
じくすることも可能である。また、平面構造を図１５と
同様のＤＲＡＭセル配置にし、スタックドキャパシタの
蓄積電極１７と拡散層９とのコンタクト２７及び導電性
パッド１０を第３の実施例と同じくすることも可能であ
る。

【００４７】また、さらに、図１７の断面図で示すよう
に、図１６のトレンチ内壁の素子分離酸化膜４２の代わ
りに、絶縁膜２５を用いて上部シリコン領域２６と基板
１とを分離する、いわゆるＳＯＩ構造も可能である。こ
の場合、絶縁膜２５を形成するには、例えばシリコン基
板への酸素イオン打ち込みや、表面に酸化膜を形成した
基板を２枚張り合わせて、一方の面を研磨しシリコン基
板を例えば０．５μｍの厚さに薄膜化する方法が可能で
あり、作成工程は、素子分離酸化膜４２を作成しない点
を除いて第１の実施例と同じである。

【００４８】この構造では、例えば絶縁膜２５にシリコ
ン酸化膜を用いて、絶縁膜２５の領域に例えばシリコン
酸化膜を用い、その誘電率を基板１のシリコンの誘電率
よりも小さくすることにより、拡散領域９と基板１との
容量を小さくすることができる。このため、ビット線１
３の容量も小さくすることができ、ビット線信号幅を向
上できる。 （実施例５）図１８は本発明の第５の実施例に係わる折
り返しビット線方式のメモリセルの平面図、図１９は図
１８の矢視Ａ−Ａ′断面図である。なお、図１，図２と
同一部分には同一符号を付して、その詳しい説明は省略
する。

【００４９】この構造では、全ビットに対し高速なラン
ダムアクセスが可能で、折り返しビット線をとっている
ため２つのワード線に発生する同相ノイズを大きく低減
できる。この実施例のメモリセルの製造工程は、第１の
実施例と同じなので省略するが、平面構造を図１８と同
様のＤＲＡＭセル配置にし、ビット線回りの構造を第２
の実施例と同じくすることも可能である。

【００５０】また、平面構造を図１８と同様のＤＲＡＭ
セル配置にし、スタックドキャパシタの蓄積電極１７と
拡散層９とのコンタクト２７及び導電性パッド１０を第
３の実施例と同じくすることも可能である。また、第４
の実施例の図１７のように、トレンチ内壁の素子分離酸
化膜４２の代わりに、絶縁膜２５を用いてトランジスタ
領域２６と基板１とを分離する、いわゆるＳＯＩ構造を
用いることも可能である。 （実施例６）図２０は本発明の第６の実施例に係わる２
メモリセル１ビット線コンタクト型ＤＲＡＭのセルアレ
イを示す平面図で、図２１，２２，２３はそれぞれ図２
０の矢視Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面図である。
なお、図１，図２と同一部分には同一符号を付して、そ
の詳しい説明は省略する。

【００５１】本実施例は、基本的には第４の実施例と同
様であるが、ビット線１３をスタックドキャパシタの下
に形成している部分が異なっている。本実施例では、図
２４に示すように、拡散層９の形成までは第１の実施例
と同様に形成する。次いで、図２５に示すように、例え
ばエッチングストッパシリコン窒化膜１２''' を積層
後、例えばシリコン酸化膜からなる層間絶縁膜１２を堆
積し、リフローにより平坦化する。続いて、ビット線コ
ンタクト１１をパターニングし異方性イオンエッチング
によって形成後、例えばビット線１３となる多結晶シリ
コンを全面堆積し、例えばＡｓ打ち込みを行ってこれを
低抵抗化する。

【００５２】次いで、図２６に示すように、多結晶シリ
コンをリソグラフィーとエッチングによってパターニン
グし、ビット線１３を形成する。さらに、ビット線１３
とスタックドキャパシタ蓄積電極１７との絶縁を保持す
る層間絶縁膜１２''を全面堆積した後、導電性パッド１
０、スタックドキャパシタ蓄積電極１７と拡散層９との
コンタクト２７を、リソグラフィーと異方性エッチング
により形成する。

【００５３】この際、例えばエッチングストッパシリコ
ン窒化膜１２''' とシリコン酸化膜からなる層間膜１２
との選択比が良好なエッチング法を選択することによ
り、１２''' でエッチングを止め、次いで窒化膜１
２''' をエッチングすることにより、厚い絶縁膜１２の
エッチングでもゲートの回りの絶縁膜をオーバーエッチ
ングすることを防ぐことができ、ゲート８に対する絶縁
を良好に保ちつつコンタクトを取ることができる。

【００５４】勿論、絶縁膜１２と、シリコン基板１、側
壁絶縁膜１２′との異方性エッチングの選択比が確保で
きれば、エッチングストッパシリコン窒化膜１２''' は
必要ない。また、１２''' として１２と選択比が大きな
物質、例えば多結晶シリコンを用い、絶縁膜１２をエッ
チングした後多結晶シリコンも引き続きエッチングし、
残りの多結晶シリコンを酸化して絶縁膜に変換し絶縁性
を確保してもよい。

【００５５】この後の工程は図示しないが、絶縁膜１
２''' をエッチングし、次いで、トレンチ上部絶縁膜４
２''を異方性エッチングする。次に、例えば多結晶シリ
コンを全面に厚く堆積し、リソグラフィーとエッチング
によってトレンチ接続導電性パッド１０及びスタックド
キャパシタ蓄積電極１７を同時にパターニングする。こ
れにより、蓄積電極６とｎ型拡散層９とが電気的に接続
される。この後、例えばＡｓイオン打ち込みを行ってこ
れを低抵抗化する。さらに、スタックドキャパシタ用キ
ャパシタ絶縁膜１６、スタックドキャパシタ用プレート
電極１８を全面堆積した後、例えばＰＯＣｌ₃ 拡散を行
ってこれを低抵抗化して完成する。

【００５６】この第６の実施例では、ビット線コンタク
ト１１がスタックドキャパシタ蓄積電極１７よりも下に
形成されるので、スタックドキャパシタの高さにかかわ
らず、ビット線１３の基板１からの高さを低く保つこと
ができる。従って、微細化が進んで容量確保のためスタ
ックドキャパシタの高さが高くなっても、ビット線１３
のコンタクトを容易に取ることができ、周辺回路とメモ
リセル部とのビット線段差を小さく保つことができる。

【００５７】また、本実施例としては、第１のメモリセ
ル領域及び第２のメモリセル領域上で１本の通過ワード
線を有する半導体記憶装置を例示したが、メモリセルを
複数個直列に接続した第１の実施例の構造や、折り返し
ビット線方式の第５の実施例の構造でも可能であること
はいうまでもない。

【００５８】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、素子分離絶縁膜の作成
法として、熱酸化による酸化膜形成法を示したが、３０
ｋｅＶ程度の低加速エネルギーで酸素を注入し酸化膜を
形成してもよいし、絶縁膜を堆積する方法を用いてもよ
い。また、素子分離絶縁膜形成法自身は、シリコンをシ
リコン酸化膜やシリコン窒化膜に変換するこれら以外の
方法を用いてもかまわない。さらに、トレンチ側壁絶縁
膜領域作成の後の工程として、十分な耐圧を有する絶縁
膜厚さ確保と厚い酸化の応力による劣化を防ぐため、シ
リコン酸化膜を堆積し、異方性エッチングによってシリ
コン酸化膜をエッチングすることにより側壁にさらなる
シリコン酸化膜を堆積する方法を挿入してもよい。勿
論、この絶縁膜にシリコン窒化膜その他強誘電体膜、常
誘電体膜の単層膜又はそれらの複合膜を用いることもで
きる。また、絶縁膜１２′としてシリコン窒化膜を用い
たが、シリコン酸化膜など常誘電体膜の単層膜又はそれ
らの複合膜を用いることができる。

【００５９】実施例１〜３としては、ゲート電極１４を
有するフィールドシールド分離を用いたが、この素子分
離の一部には素子分離絶縁膜３を用いてもよい。実施例
１〜３としては、それぞれのビット線コンタクト１１の
位置がワード線方向に揃った構造を示したが、必ずしも
揃える必要性は存在しない。また、実施例１〜３での縦
続接続するトレンチの個数は複数個であればよく、８メ
モリセル当たり１ビット線コンタクトである必要はな
い。

【００６０】実施例では、基板１全体がｐ⁺ 型であって
これがプレート電極となっているが、基板の少なくとも
セルアレイ領域の表面部（例えば６μｍ程度）が、ボロ
ンのイオン注入等によりｐ⁺ 型とされた基板を用いるこ
ともできる。また、ＢＰＳＧ等を用いた固相拡散、ＢＮ
を用いた気相拡散によりｐ⁺ 型層を形成した基板を用い
ることもできる。また、基板の少なくともセルアレイ領
域の表面部（例えば６μｍ程度）が、燐もしくは砒素の
イオン注入によりｎ⁺ 型とされた基板を用いることもで
きる。また、このｎ⁺ 領域の形成には、ＰＳＧやＡｓＳ
Ｇによる固相拡散、ＰＯＣｌ₃ による気相拡散を用いる
こともできる。

【００６１】実施例では、トレンチキャパシタのプレー
ト電極を基板プレートにしたものを示したが、プレート
電極もトレンチ内に埋め込んだ、いわゆるスタックド・
トレンチキャパシタで代替してもよい。また、蓄積電極
１７と絶縁膜１２′との間にプレート電極１８及びキャ
パシタ絶縁膜１６を形成してもよい。また、スタックド
キャパシタの代わりにはプレーナ型のキャパシタを用い
ることも可能であり、要するに基板よりも上に形成する
キャパシタであればよい。

【００６２】実施例では、ｐ型エピタキシャル層を作製
したが、エピタキシャル層２を形成せず、Ｓｉ基板１に
プレート電極となる高濃度ｐ⁺ 型層又はｎ⁺ 型層を、例
えば３ＭｅＶ程度の加速電圧でボロン又は燐等をイオン
注入して形成してもよい。また、ｐ⁺ Ｓｉ基板１の代わ
りにｎ型Ｓｉ基板を用い、エピタキシャル層２を形成せ
ずに、セルアレイ領域にはｐ型ウェルを形成しても良
い。また、基板１とエピタキシャル層２との境界は、素
子分離絶縁膜４２だけでなく、トレンチ４のどの部分を
通過していてもよい。

【００６３】トレンチ４の平面形状は、長方形，正方
形，楕円形，円形状，その他多角形の平面形状でも良
い。また、実施例では、それぞれスタックドキャパシタ
蓄積電極１７の平面形状も長方形，正方形，楕円形，円
形状，その他多角形の平面形状でも良い。もちろん個々
のトレンチ及びスタックドキャパシタの蓄積電極の形状
が異なっても、容量確保ができればよい。

【００６４】実施例では、蓄積電極６、１７及びプレー
ト電極１８に砒素をイオン注入した多結晶Ｓｉ膜を用い
たが、砒素をＡｓＳＧ等により固相拡散してもよいし、
膜形成時に同時に砒素をドープした、いわゆるドープド
多結晶シリコン膜を用いてもよい。また、砒素の代わり
に燐を同様な手法でドーピングしてもよい。蓄積電極
６，１７及びプレート電極１８にボロン等をドープした
ｐ型とすることもできる。さらに、蓄積電極６，１７及
びプレート電極１８の材料として、多結晶シリコン以外
の単結晶シリコン，ポーラスシリコン，アモルファスシ
リコン，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄ等の
金属、或いはそのシリサイドを用いることもできる。ま
た、これらの積層構造にしてもよい。

【００６５】実施例としては、ｎチャネルＭＯＳトラン
ジスタを用いたがｐチャネルＭＯＳトランジスタを用い
てもよい。つまり、拡散層９をｐ型にし、エピタキシャ
ルＳｉ層２をｎ型にすることも可能である。その他、本
発明の要旨を逸脱しない範囲で、様々に変形して実施す
ることができる。

【００６６】

【発明の効果】以上詳述したように本発明によれば、ト
レンチキャパシタの蓄積電極とセルトランジスタ拡散層
とを接続する導電性パッドが、スタックドキャパシタの
蓄積電極と同一工程で電気的に分離形成されるため、ス
タックドキャパシタ蓄積電極形成前に、トレンチキャパ
シタの蓄積電極上に層間絶縁膜を形成する必要がなく、
トレンチキャパシタとスタックドキャパシタを続いて形
成した場合に比べ、工程数を削減することができる。し
かも、トレンチキャパシタの蓄積電極上に層間絶縁膜が
無い分だけ、スタックドキャパシタの下地高さを低く保
つことができる。このため、蓄積電極よりも上の配線か
ら蓄積電極より下の層にコンタクトを取るのが容易にな
る。

【図面の簡単な説明】

【図１】第１の実施例に係わるＮＡＮＤ型ＤＲＡＭのセ
ルアレイを示す平面図。

【図２】図１の矢視Ａ−Ａ′断面図。

【図３】図１の矢視Ｂ−Ｂ′断面図。

【図４】図１の矢視Ｃ−Ｃ′断面図。

【図５】第１の実施例の製造工程を示す断面図。

【図６】第１の実施例の製造工程を示す断面図。

【図７】第１の実施例の製造工程を示す断面図。

【図８】第１の実施例の製造工程を示す断面図。

【図９】第２の実施例に係わるＮＡＮＤ型ＤＲＡＭのセ
ルアレイを示す平面図。

【図１０】図９の矢視Ａ−Ａ′断面図。

【図１１】第２の実施例の製造工程を示す断面図。

【図１２】第２の実施例の製造工程を示す断面図。

【図１３】第３の実施例に係わるＮＡＮＤ型ＤＲＡＭの
セルアレイを示す平面図。

【図１４】図１３の矢視Ａ−Ａ′断面図。

【図１５】第４の実施例に係わるＤＲＡＭセルアレイを
示す平面図。

【図１６】図１５の矢視Ａ−Ａ′断面図。

【図１７】図１５の矢視Ａ−Ａ′断面図。

【図１８】第５の実施例に係わる折り返しビット線方式
のメモリセルを示す平面図。

【図１９】図１８の矢視Ａ−Ａ′断面図。

【図２０】第６の実施例に係わる２メモリセル１ビット
線コンタクト型ＤＲＡＭのセルアレイを示す平面図。

【図２１】図２０の矢視Ａ−Ａ′断面図。

【図２２】図２０の矢視Ｂ−Ｂ′断面図。

【図２３】図２０の矢視Ｃ−Ｃ′断面図。

【図２４】第６の実施例の製造工程を示す断面図。

【図２５】第６の実施例の製造工程を示す断面図。

【図２６】第６の実施例の製造工程を示す断面図。

【図２７】トレンチキャパシタを用いた従来のＮＡＮＤ
型メモリセルを示す平面図。

【図２８】スタックドキャパシタとトレンチキャパシタ
の両方を用いた従来のメモリセルを示す断面図。

【符号の説明】

１…ｐ⁺ 型シリコン基板 ２…ｐ型エピタキシャル成長層 ３…素子分離絶縁膜 ４…トレンチ ５…キャパシタ絶縁膜（第１のキャパシタ絶縁膜） ６…トレンチキャパシタ用蓄積電極（第１の蓄積電極） ７…ゲート絶縁膜 ８…ゲート電極（ワード線） ９…ｎ型拡散層 １０…導電性パッド（接続電極） １１…ビット線コンタクト １２…層間絶縁膜 １３…ビット線 １４…ゲート電極（フィールドシールド分離） １５…トレンチパッド電極接続コンタクト １６…キャパシタ絶縁膜（第２のキャパシタ絶縁膜） １７…スタックドキャパシタ用蓄積電極（第２の蓄積電
極） １８…スタックドキャパシタ用プレート電極（第２のプ
レート電極） １９…ストレージノードコンタクト ２０…トレンチ内プレート電極 ２５…ＳＯＩ絶縁膜 ２６…ＳＯＩ Ｓｉ層 ２７…スタックドキャパシタ及び拡散層間コンタクト ４２…素子分離絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２５ Ａ

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板上にＭＯＳトランジスタとキャ
   パシタからなる複数個のメモリセルから構成される半導
   体記憶装置において、 相互に隣接する第１及び第２のＭＯＳトランジスタの一
   方にトレンチキャパシタが接続され、他方にトレンチ以
   外のキャパシタが接続され、 前記トレンチキャパシタの蓄積電極は、前記半導体基板
   に設けられたトレンチ内に第１のキャパシタ絶縁膜を介
   して埋め込み形成され、接続電極により第１のＭＯＳト
   ランジスタのソース・ドレインの一方に接続され、 前記トレンチ以外のキャパシタの蓄積電極は、前記半導
   体基板の主表面より上に形成されて第２のＭＯＳトラン
   ジスタのソース・ドレインの一方に接続され、 前記トレンチ以外のキャパシタの蓄積電極と前記接続電
   極とは互いに重なり合わずに同一構成材で形成されてな
   ることを特徴とする半導体記憶装置。
2. 【請求項２】前記トレンチキャパシタの蓄積電極に対向
   する半導体基板部分を第１のプレート電極として用い、
   前記トレンチ以外のキャパシタの蓄積電極及び前記接続
   電極の表面に第２のキャパシタ絶縁膜を介して第２のプ
   レート電極を形成してなることを特徴とする請求項１記
   載の半導体記憶装置。
3. 【請求項３】前記トランジスタ及びキャパシタからなる
   メモリセルを複数個直列に接続してＮＡＮＤ型のメモリ
   セルを構成したことを特徴とする請求項１記載の半導体
   記憶装置。
4. 【請求項４】第１のＭＯＳトランジスタ及びトレンチキ
   ャパシタからなる第１のメモリセル領域と、第２のＭＯ
   Ｓトランジスタ及びトレンチ以外のキャパシタからなる
   第２のメモリセル領域とを有し、ワード線方向に隣接す
   る第１及び第２のメモリセル領域上に、１本の通過ワー
   ド線を有することを特徴とする請求項１記載の半導体記
   憶装置。
5. 【請求項５】半導体基板の主平面に隣接して設けられた
   第１及び第２のＭＯＳトランジスタと、第１のＭＯＳト
   ランジスタに隣接して前記半導体基板に設けられたキャ
   パシタ形成用トレンチと、このトレンチ内に第１のキャ
   パシタ絶縁膜を介して埋め込み形成された第１の蓄積電
   極と、第１のＭＯＳトランジスタのソース・ドレインの
   一方と第１の蓄積電極とを接続する接続電極と、第２の
   ＭＯＳトランジスタのソース・ドレインの一方に接続さ
   れ前記半導体基板の主平面より上に形成された第２の蓄
   積電極と、第２の蓄積電極及び接続電極の表面に第２の
   キャパシタ絶縁膜を介して形成されたプレート電極とを
   具備してなり、 前記接続電極と第２の蓄積電極とは互いに重なり合わず
   に同一構成材で形成されていることを特徴とする半導体
   記憶装置。
6. 【請求項６】半導体基板にキャパシタ形成用のトレンチ
   を形成する工程と、前記トレンチ内に第１のキャパシタ
   絶縁膜を介して第１の蓄積電極を形成する工程と、前記
   半導体基板上に第１及び第２のＭＯＳトランジスタを形
   成する工程と、前記半導体基板の主平面より上に第２の
   ＭＯＳトランジスタの拡散領域と接続するよう第２の蓄
   積電極を形成すると共に、第１の蓄積電極と第１のＭＯ
   Ｓトランジスタの拡散領域を接続する接続電極を形成す
   る工程と、第２の蓄積電極，接続電極の上部及び側面に
   第２のキャパシタ絶縁膜を介してプレート電極を形成す
   る工程とを含むことを特徴とする半導体記憶装置の製造
   方法。