JPS6212169A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6212169A JPS6212169A JP15079585A JP15079585A JPS6212169A JP S6212169 A JPS6212169 A JP S6212169A JP 15079585 A JP15079585 A JP 15079585A JP 15079585 A JP15079585 A JP 15079585A JP S6212169 A JPS6212169 A JP S6212169A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に高密度、高速度な半導体装置
に関するものである。
に関するものである。
従来の技術
ころが現在までの半導体装置は、プレーナ技術によって
Ｓｉ基板上に平面的に集積化されてきた。
Ｓｉ基板上に平面的に集積化されてきた。
しかし、ここ数年来、この平面的な集積化の物理的・技
術的限界に対する議論が盛んになるにつれ、平面的に集
積された半導体装置の性能を飛躍的に高める可能性のあ
る３次元的に集積化された半導体装置（３Ｄ・ＩＣ）が
注目を集めるようになった。
術的限界に対する議論が盛んになるにつれ、平面的に集
積された半導体装置の性能を飛躍的に高める可能性のあ
る３次元的に集積化された半導体装置（３Ｄ・ＩＣ）が
注目を集めるようになった。
以下、図面を参７照しながら、上述したような従来の半
導体装置について説明する。
導体装置について説明する。
第３図は従来の半導体装置の断面図を示すものであり、
１１はｐ形Ｓｉ基板、１２はｎ 形Ｓ１層でソースおよ
びドレインを形成している。１３はｎ＋形のポリシリコ
ン膜で、ゲート電極を形成しティる。１４ｉＳｉ０２膜
、１５はｐ＋形５ｉＪｌ（，１６はｎ形Ｓｉ膜である。
１１はｐ形Ｓｉ基板、１２はｎ 形Ｓ１層でソースおよ
びドレインを形成している。１３はｎ＋形のポリシリコ
ン膜で、ゲート電極を形成しティる。１４ｉＳｉ０２膜
、１５はｐ＋形５ｉＪｌ（，１６はｎ形Ｓｉ膜である。
図かられかるように、これは、ｎ＋形ポリシリコン膜１
３を共通ゲートとし、上側にＰチャンネル、下側ににチ
ャンネルのＭＯＳＦＥＴを有するＣＭＯＳインバータで
あ発明が解決しようとする問題点 しかしながら、上記のような構成では、２層目であるＰ
チャンネル側のソース・ドレインを自己整合的に形成す
ることができないので、微細加工が困難であるため、集
積化を妨げるという欠点を有していた。
３を共通ゲートとし、上側にＰチャンネル、下側ににチ
ャンネルのＭＯＳＦＥＴを有するＣＭＯＳインバータで
あ発明が解決しようとする問題点 しかしながら、上記のような構成では、２層目であるＰ
チャンネル側のソース・ドレインを自己整合的に形成す
ることができないので、微細加工が困難であるため、集
積化を妨げるという欠点を有していた。
本発明は上記欠点に鑑み、絶縁膜上に形成される２層目
のＭＯＳＦＥＴのソース・ドレインを自己整合的に形成
することができる半導体装置を提供するものである。
のＭＯＳＦＥＴのソース・ドレインを自己整合的に形成
することができる半導体装置を提供するものである。
問題点を解決するだめの手段
上記問題点を解決するために、本発明の半導体装置では
一導電形の半導体基板上に導電形が交互に変化した第１
および第２の半導体層が形成され、前記２層の半導体層
の上に絶縁膜を介して、前記一導電形とは反対の導電形
の第３の半導体層が形成され、さらにその上に導電形が
交互に変化した第４および第６の半導体層が形成され、
前記第１〜第５の半導体層および前記絶縁膜の側壁に前
記半導体基板の内部まで達するように絶縁膜が形成され
、前記絶縁膜の上にゲート電極が形成されている。
一導電形の半導体基板上に導電形が交互に変化した第１
および第２の半導体層が形成され、前記２層の半導体層
の上に絶縁膜を介して、前記一導電形とは反対の導電形
の第３の半導体層が形成され、さらにその上に導電形が
交互に変化した第４および第６の半導体層が形成され、
前記第１〜第５の半導体層および前記絶縁膜の側壁に前
記半導体基板の内部まで達するように絶縁膜が形成され
、前記絶縁膜の上にゲート電極が形成されている。
作用
この構成によれば、ＰチャンネルおよびＮチャンネルの
両方のＭＯ８ＦＩＣＴのソース・ドレインを自己整合的
に形成することができ、また、ソース・ドレインおよび
チャンネルのサイズは半導体層の膜厚で制御できるので
非常に短いチャンネルのＭＯＳＦＥＴも形成することが
可能となり、集積度の向上、トランスコングクタンス（
ｙｍ）の増大を達成し、スイッチング速度も向上するこ
ととなる。
両方のＭＯ８ＦＩＣＴのソース・ドレインを自己整合的
に形成することができ、また、ソース・ドレインおよび
チャンネルのサイズは半導体層の膜厚で制御できるので
非常に短いチャンネルのＭＯＳＦＥＴも形成することが
可能となり、集積度の向上、トランスコングクタンス（
ｙｍ）の増大を達成し、スイッチング速度も向上するこ
ととなる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における半導体装置の断面図
を示すものである。第１図において、１はｎ＋形Ｓｉ基
板、２はｐ形Ｓｉ層、３はｎ形Ｓｉ層、４はｐ＋形Ｓｉ
膜、５はｎ形Ｓｉ膜、６はゲート電極、７．８はＳｉＯ
２膜、９は層間、絶縁膜、１０は金属配線である。図か
られかるように、各チャンネルのＭＯＳＦＥＴのデバイ
スサイズは膜厚のみによって制御されるので、自己整合
的にソース・ドレインが形成できる。
を示すものである。第１図において、１はｎ＋形Ｓｉ基
板、２はｐ形Ｓｉ層、３はｎ形Ｓｉ層、４はｐ＋形Ｓｉ
膜、５はｎ形Ｓｉ膜、６はゲート電極、７．８はＳｉＯ
２膜、９は層間、絶縁膜、１０は金属配線である。図か
られかるように、各チャンネルのＭＯＳＦＥＴのデバイ
スサイズは膜厚のみによって制御されるので、自己整合
的にソース・ドレインが形成できる。
第２図は本実施例の製造工程を説明するものである。第
２図（ａ）のごとく、ｎ＋形Ｓｉ基板（例えばｏ、ｏ１
Ω・ｃＩＰｌ）１上にｐ形Ｓ１層（４Ω−ｔ：ｍ ）
２を３μｍエビキシャル成長し、その表面に１．０×１
０１５／ｄのｐイオンを注入して、約１μｍのｎ 形Ｓ
１層３を形成する。次に同図（ｂ）のように、素子分離
領域およびゲート電極形成領域のＳｉ層にＳｉ基板１の
内部に達するまで溝を形成し、全面に酸化膜６を０．６
μｍ成長させたあと、ｐ 形のボ＋ＪＳｉ膜４、ｎ形の
ポリＳｉ膜５、さらにその上にｐ＋のポリＳｉ膜４を減
圧ＣｖＤで各＃０．８，２゜０．５μｍ連続成長させ、
パターン形成する。次に同図（ｃ）のように、上のｐ＋
形ポリＳ１膜４とｎ形のポＩＪＳｉ膜５の一部を下の耐
形ポＩＪＳｉ膜４の内部に達するまでエツチングで除去
し、同図（ｄ）のごとく、全面に６０ｎｍＣの５１０２
膜８を成長させ、ポリシリコンを０．５μｍ堆積し、ｐ
拡散を行なったあと、パターン形成し、ポリシリコンよ
りなるゲート電極６を形成する。その後、同図（θ）の
ように、全面に層間絶縁膜９として、５ｉ０２膜を１μ
ｍ常圧ＣｖＤで堆積し、その後コンタクトホールを開け
る。次に同図（ｆ）のように、金属配線１０を行なった
。
２図（ａ）のごとく、ｎ＋形Ｓｉ基板（例えばｏ、ｏ１
Ω・ｃＩＰｌ）１上にｐ形Ｓ１層（４Ω−ｔ：ｍ ）
２を３μｍエビキシャル成長し、その表面に１．０×１
０１５／ｄのｐイオンを注入して、約１μｍのｎ 形Ｓ
１層３を形成する。次に同図（ｂ）のように、素子分離
領域およびゲート電極形成領域のＳｉ層にＳｉ基板１の
内部に達するまで溝を形成し、全面に酸化膜６を０．６
μｍ成長させたあと、ｐ 形のボ＋ＪＳｉ膜４、ｎ形の
ポリＳｉ膜５、さらにその上にｐ＋のポリＳｉ膜４を減
圧ＣｖＤで各＃０．８，２゜０．５μｍ連続成長させ、
パターン形成する。次に同図（ｃ）のように、上のｐ＋
形ポリＳ１膜４とｎ形のポＩＪＳｉ膜５の一部を下の耐
形ポＩＪＳｉ膜４の内部に達するまでエツチングで除去
し、同図（ｄ）のごとく、全面に６０ｎｍＣの５１０２
膜８を成長させ、ポリシリコンを０．５μｍ堆積し、ｐ
拡散を行なったあと、パターン形成し、ポリシリコンよ
りなるゲート電極６を形成する。その後、同図（θ）の
ように、全面に層間絶縁膜９として、５ｉ０２膜を１μ
ｍ常圧ＣｖＤで堆積し、その後コンタクトホールを開け
る。次に同図（ｆ）のように、金属配線１０を行なった
。
以上のように本実施例によれば、一導電形の半導体基板
上に導電形が交互に変化した第１および第２の半導体層
が形成され、前記２層の半導体層の上に絶縁膜を介して
、前記一導電形とは反対の導電形の第３の半導体層が形
成され、さらにその上に導電形が交互に変化した第４お
よび第６の半導体層が形成され、前記第１〜第６の半導
体層および前記絶縁膜の側壁に前記半導体基板の内部ま
で達するように絶縁膜が形成され、前記絶縁膜の上にゲ
ート電極が形成されることにより、両方のチャンネルの
ＭＯＳＦＥＴのソース・ドレインを自己整合的に形成す
ることができ、集積度の向上、９ｍの増大およびスイッ
チング速度の向上を図ることができる。
上に導電形が交互に変化した第１および第２の半導体層
が形成され、前記２層の半導体層の上に絶縁膜を介して
、前記一導電形とは反対の導電形の第３の半導体層が形
成され、さらにその上に導電形が交互に変化した第４お
よび第６の半導体層が形成され、前記第１〜第６の半導
体層および前記絶縁膜の側壁に前記半導体基板の内部ま
で達するように絶縁膜が形成され、前記絶縁膜の上にゲ
ート電極が形成されることにより、両方のチャンネルの
ＭＯＳＦＥＴのソース・ドレインを自己整合的に形成す
ることができ、集積度の向上、９ｍの増大およびスイッ
チング速度の向上を図ることができる。
な°お本実施例では、ＮチャンネルのＭＯＳＦＥＴをエ
ピウェハ内に形成したが、両方のチャンネルのＭＯＳＦ
ＥＴとも、半導体膜を利用して形成してもよい。
ピウェハ内に形成したが、両方のチャンネルのＭＯＳＦ
ＥＴとも、半導体膜を利用して形成してもよい。
発明の効果
以上のように本発明は、一導電形の半導体基板上に導電
形が交互に変化した第１および第２の半導体層が形成さ
れ、前記２層の半導体層の上に絶縁膜を介して、前記一
導電形とは反対の導電形の第３の半導体層が形成され、
さらにその上に導電形が交互に変化した第４および第６
の半導体層が形成され、前記第１〜第５の半導体層およ
び前記絶縁膜の側壁に前記半導体基板の内部まで達する
ように絶縁膜が形成され、前記絶縁膜の上にゲート電極
が形成されることにより、両方のチャンネルのＭＯＳＦ
ＥＴ：Ｔともにソース・ドレインを自己整合的に形成で
きるので、短チャンネルのＭＯＳＦＥＴも形成可能であ
るため、集積度の向上、２ｍの増大、スイッチング速度
の向上を図ることができ、その実用的効果は犬なるもの
がある。
形が交互に変化した第１および第２の半導体層が形成さ
れ、前記２層の半導体層の上に絶縁膜を介して、前記一
導電形とは反対の導電形の第３の半導体層が形成され、
さらにその上に導電形が交互に変化した第４および第６
の半導体層が形成され、前記第１〜第５の半導体層およ
び前記絶縁膜の側壁に前記半導体基板の内部まで達する
ように絶縁膜が形成され、前記絶縁膜の上にゲート電極
が形成されることにより、両方のチャンネルのＭＯＳＦ
ＥＴ：Ｔともにソース・ドレインを自己整合的に形成で
きるので、短チャンネルのＭＯＳＦＥＴも形成可能であ
るため、集積度の向上、２ｍの増大、スイッチング速度
の向上を図ることができ、その実用的効果は犬なるもの
がある。
第１図は本発明の実施例における半導体装置の断面図、
第２図（＆）〜（０は本発明の実施例の半導体装置の製
造工程断面図、第３図は従来の半導体装置の断面図であ
る。 １・・・・・・ｎ＋形Ｓ１基板、２・・・・・・ｐ形Ｓ
ｉ層、３・・・・・・ｎ形Ｓｉ層、４・・・・・・ｐ形
Ｓ１膜、５・・・・・・ｎ形Ｓｉ膜、６・・・・・・ゲ
ート電極、７・・・・・・５ｉ０２膜、８・・・・・・
ゲート酸化膜、１１・・・・・ｐ形Ｓｉ基板、１２・・
・・・・ ｎ＋形Ｓｉ層、１３・・・・・・ｎ＋形ポリ
シリコン膜、１４・・・・・・５ｉ０２膜、１６・・・
・・・ｐ＋形Ｓ１膜、１６・・・・・・ｎ形Ｓｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
−− ｎ″Ｐｌ／δｉＰ ｌ／δｉ基板１５ｉ噌 Ｅ−−−ゲ−）１ニ胡に 第 ２１１ 第 ２ 図 第２図
第２図（＆）〜（０は本発明の実施例の半導体装置の製
造工程断面図、第３図は従来の半導体装置の断面図であ
る。 １・・・・・・ｎ＋形Ｓ１基板、２・・・・・・ｐ形Ｓ
ｉ層、３・・・・・・ｎ形Ｓｉ層、４・・・・・・ｐ形
Ｓ１膜、５・・・・・・ｎ形Ｓｉ膜、６・・・・・・ゲ
ート電極、７・・・・・・５ｉ０２膜、８・・・・・・
ゲート酸化膜、１１・・・・・ｐ形Ｓｉ基板、１２・・
・・・・ ｎ＋形Ｓｉ層、１３・・・・・・ｎ＋形ポリ
シリコン膜、１４・・・・・・５ｉ０２膜、１６・・・
・・・ｐ＋形Ｓ１膜、１６・・・・・・ｎ形Ｓｉ膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
−− ｎ″Ｐｌ／δｉＰ ｌ／δｉ基板１５ｉ噌 Ｅ−−−ゲ−）１ニ胡に 第 ２１１ 第 ２ 図 第２図
Claims (1)
- 一導電形の半導体基板上に導電形が交互に変化した第１
および第２の半導体層が形成され、前記２層の半導体層
の上に絶縁膜を介して、前記一導電形とは反対の導電形
の第３の半導体層が形成され、さらにその上に導電形が
交互に変化した第４および第５の半導体層が形成され、
前記第１〜第５の半導体層および前記絶縁膜の側壁に前
記半導体基板の内部まで達するように絶縁膜が形成され
、前記絶縁膜の上にゲート電極が形成されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15079585A JPS6212169A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15079585A JPS6212169A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212169A true JPS6212169A (ja) | 1987-01-21 |
Family
ID=15504597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15079585A Pending JPS6212169A (ja) | 1985-07-09 | 1985-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575098A (ja) * | 1991-09-12 | 1993-03-26 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| EP0575278A2 (en) * | 1992-06-17 | 1993-12-22 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
-
1985
- 1985-07-09 JP JP15079585A patent/JPS6212169A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575098A (ja) * | 1991-09-12 | 1993-03-26 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| EP0575278A2 (en) * | 1992-06-17 | 1993-12-22 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| EP0575278A3 (en) * | 1992-06-17 | 1995-07-12 | Ibm | Transistor with vertical grid with an epitaxial channel at low temperature. |
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