JPH07120800B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07120800B2 JPH07120800B2 JP2013525A JP1352590A JPH07120800B2 JP H07120800 B2 JPH07120800 B2 JP H07120800B2 JP 2013525 A JP2013525 A JP 2013525A JP 1352590 A JP1352590 A JP 1352590A JP H07120800 B2 JPH07120800 B2 JP H07120800B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置およびその製造方法に係わり、
特に基板上に凸部、あるいは凹部を形成し、これらの側
壁にゲート電極を形成して平面方向の集積度の向上を図
ったMOSトランジスタを具備する半導体装置に関する。
特に基板上に凸部、あるいは凹部を形成し、これらの側
壁にゲート電極を形成して平面方向の集積度の向上を図
ったMOSトランジスタを具備する半導体装置に関する。
（従来の技術） 従来のMOSトランジスタの構造を第７図および第８図に
示す。
示す。
第７図は、従来のMOSトランジスタの断面図であり、第
８図は、上記断面をＤ−Ｄ′線に有するMOSトランジス
タの平面図である。
８図は、上記断面をＤ−Ｄ′線に有するMOSトランジス
タの平面図である。
第７図（図中のMOSトランジスタは、例えばｎチャネル
型である）に示すように、ｐ型基板101表面には素子分
離領域102が形成され、これによって分離された素子領
域内には、ｎ型ソース／ドレイン領域1031、1032が形成
されている。ソース／ドレイン領域1031と、1032との相
互間に存在するチャネル領域上には、ゲート絶縁膜104
が形成され、さらにその上部には、ゲート電極105が形
成されている。
型である）に示すように、ｐ型基板101表面には素子分
離領域102が形成され、これによって分離された素子領
域内には、ｎ型ソース／ドレイン領域1031、1032が形成
されている。ソース／ドレイン領域1031と、1032との相
互間に存在するチャネル領域上には、ゲート絶縁膜104
が形成され、さらにその上部には、ゲート電極105が形
成されている。
次に、上記MOSトランジスタを第８図の平面図でみる
と、ゲート電極105の両側には、ソース／ドレイン領域1
031、1032が形成されている。このとき、ゲート電極105
の幅Ｌをチャネル長、チャネル長方向に直交する方向の
ソース／ドレイン領域103の幅Ｗをチャネル幅という。
と、ゲート電極105の両側には、ソース／ドレイン領域1
031、1032が形成されている。このとき、ゲート電極105
の幅Ｌをチャネル長、チャネル長方向に直交する方向の
ソース／ドレイン領域103の幅Ｗをチャネル幅という。
上記構造のMOSトランジスタの電流駆動能力IdはVd＞VG
−VTの条件下で、 Id＝（W/2L）×μCOX（VG−VT）２ …（１） と表わされる。ここで、Ｌはチャネル長、Ｗはチャネル
幅、μは易動度、COXはゲート絶縁膜容量を表わし、
Vd、VG、VTはそれぞれドレイン電圧、ゲート電圧、ゲー
トしきい値電圧を表わしている。
−VTの条件下で、 Id＝（W/2L）×μCOX（VG−VT）２ …（１） と表わされる。ここで、Ｌはチャネル長、Ｗはチャネル
幅、μは易動度、COXはゲート絶縁膜容量を表わし、
Vd、VG、VTはそれぞれドレイン電圧、ゲート電圧、ゲー
トしきい値電圧を表わしている。
現在、大きい電流駆動能力Idを必要とする高出力MOSト
ランジスタを得るには、（１）式からも分かるように、
ゲート幅Ｗを大きくすることで電流駆動能力Id高める方
法が多く取られている。しかしながら、このような電流
駆動能力Idを高める方法では、ゲート幅Ｗを大きくした
分だけ素子平面面積が増加し、素子微細化の妨げとなっ
ている。
ランジスタを得るには、（１）式からも分かるように、
ゲート幅Ｗを大きくすることで電流駆動能力Id高める方
法が多く取られている。しかしながら、このような電流
駆動能力Idを高める方法では、ゲート幅Ｗを大きくした
分だけ素子平面面積が増加し、素子微細化の妨げとなっ
ている。
参考文献（１）T.Mizuno et al.,Symp.VLSI Tech,Dig.,
P23（1988） （発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、FE
Tの素子平面面積当たりのチャネル幅を増加させて電流
駆動能力を高め、しかも高集積化を図ることができる高
出力FETを具備する半導体装置およびその製造方法を提
供することを目的とする。
P23（1988） （発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、FE
Tの素子平面面積当たりのチャネル幅を増加させて電流
駆動能力を高め、しかも高集積化を図ることができる高
出力FETを具備する半導体装置およびその製造方法を提
供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明の半導体装置は、半導体基板と、前記半導体基
板の平面内に屈曲して設けられ、前記半導体基板と同一
導電型で側面を有する柱状領域と、前記柱状領域の側面
に設けられた第１の絶縁膜と、前記柱状領域の側面に前
記第１の絶縁膜を介在して設けられたゲート電極と、前
記ゲート電極を覆う第２の絶縁膜と、前記柱状領域の側
面に位置する前記半導体基板内に設けられ、前記半導体
基板と逆導電型の第１の不純物領域と、前記柱状領域の
先端に設けられ、前記半導体基板と逆導電型の第２の不
純物領域と、前記半導体基板上に前記第２の絶縁膜に接
して設けられ、前記第１の不純物領域と接続された第１
の配線層と、前記柱状領域の先端に設けられるととも
に、表面が前記第２の絶縁膜の先端部と一致され、前記
第２の不純物領域に接続された第２の配線層とを具備
し、前記柱状領域の側面は相対向する箇所を有し、前記
相対向する箇所の間隔ｄと、前記ゲート電極の厚さＴと
の関係が、ｄ＞2Tに設定されている。
板の平面内に屈曲して設けられ、前記半導体基板と同一
導電型で側面を有する柱状領域と、前記柱状領域の側面
に設けられた第１の絶縁膜と、前記柱状領域の側面に前
記第１の絶縁膜を介在して設けられたゲート電極と、前
記ゲート電極を覆う第２の絶縁膜と、前記柱状領域の側
面に位置する前記半導体基板内に設けられ、前記半導体
基板と逆導電型の第１の不純物領域と、前記柱状領域の
先端に設けられ、前記半導体基板と逆導電型の第２の不
純物領域と、前記半導体基板上に前記第２の絶縁膜に接
して設けられ、前記第１の不純物領域と接続された第１
の配線層と、前記柱状領域の先端に設けられるととも
に、表面が前記第２の絶縁膜の先端部と一致され、前記
第２の不純物領域に接続された第２の配線層とを具備
し、前記柱状領域の側面は相対向する箇所を有し、前記
相対向する箇所の間隔ｄと、前記ゲート電極の厚さＴと
の関係が、ｄ＞2Tに設定されている。
また、この半導体装置の製造方法は、半導体基板の平面
内に屈曲して、前記半導体基板と同一導電型で側面を有
する柱状領域を形成する工程と、前記半導体基板および
柱状領域の全面に第１の絶縁膜を形成する工程と、前記
第１の絶縁膜上に第１の導電膜を堆積する工程と、前記
第１の導電膜をエッチングし、前記側面に沿って所定量
残置させゲート電極を形成する工程と、前記ゲート電極
をマスクとして前記半導体基板内に半導体基板と逆導電
型の第１の不純物を導入する工程と、全面に第２の絶縁
膜を堆積する工程と、前記第２の絶縁膜をエッチング
し、前記ゲート電極を覆って所定量残置させる工程と、
前記第２の絶縁膜をマスクとして、前記第２の絶縁膜を
エッチングすることによって露出した前記半導体基板の
表面および前記柱状領域の先端を所定量エッチングし、
第１、第２の溝部を形成する工程と、前記第２の絶縁膜
をマスクとして、前記半導体基板と逆導電型の第２の不
純物を第１、第２の溝部内に導入し、第１、第２の不純
物領域を形成する工程と、全面に第２の導体膜を形成す
る工程と、前記第２の導体膜を少なくとも前記第２の絶
縁膜が露出するまでエッチングして前記第１、第２の溝
部内に残置させ、前記第１、第２の不純物領域にそれぞ
れ接続された第１、第２の配線層を形成する工程とを具
備している。
内に屈曲して、前記半導体基板と同一導電型で側面を有
する柱状領域を形成する工程と、前記半導体基板および
柱状領域の全面に第１の絶縁膜を形成する工程と、前記
第１の絶縁膜上に第１の導電膜を堆積する工程と、前記
第１の導電膜をエッチングし、前記側面に沿って所定量
残置させゲート電極を形成する工程と、前記ゲート電極
をマスクとして前記半導体基板内に半導体基板と逆導電
型の第１の不純物を導入する工程と、全面に第２の絶縁
膜を堆積する工程と、前記第２の絶縁膜をエッチング
し、前記ゲート電極を覆って所定量残置させる工程と、
前記第２の絶縁膜をマスクとして、前記第２の絶縁膜を
エッチングすることによって露出した前記半導体基板の
表面および前記柱状領域の先端を所定量エッチングし、
第１、第２の溝部を形成する工程と、前記第２の絶縁膜
をマスクとして、前記半導体基板と逆導電型の第２の不
純物を第１、第２の溝部内に導入し、第１、第２の不純
物領域を形成する工程と、全面に第２の導体膜を形成す
る工程と、前記第２の導体膜を少なくとも前記第２の絶
縁膜が露出するまでエッチングして前記第１、第２の溝
部内に残置させ、前記第１、第２の不純物領域にそれぞ
れ接続された第１、第２の配線層を形成する工程とを具
備している。
（作用） 上記のような半導体装置にあっては、半導体基板に屈曲
した箇所を有する柱状領域が在り、この柱状領域の側面
に沿ってチャネル領域が形成され、屈曲した箇所を有す
るゲート電極を持つFETが形成される。よって平面方向
の素子平面面積当りのチャネル幅が増加するとともに、
柱状領域を屈曲させるから、平面方向の面積の有効利用
ができ、上記増加分はいっそう大きくなる、 前記屈曲した箇所を有する柱状領域の具体的な例は、ス
パイラル状、ジグザグ状等である。
した箇所を有する柱状領域が在り、この柱状領域の側面
に沿ってチャネル領域が形成され、屈曲した箇所を有す
るゲート電極を持つFETが形成される。よって平面方向
の素子平面面積当りのチャネル幅が増加するとともに、
柱状領域を屈曲させるから、平面方向の面積の有効利用
ができ、上記増加分はいっそう大きくなる、 前記屈曲した箇所を有する柱状領域の具体的な例は、ス
パイラル状、ジグザグ状等である。
また、柱状領域がスパイラル状、ジグザグ状等である
と、柱状領域が屈曲することで相対向する箇所を生じる
ようになる。そこで、相対向する箇所の間隔をｄとし、
柱状領域の側面に形成されるゲート電極の厚さをＴとし
た場合、 ｄ＞2T の関係、すなわちゲート電極の厚さＴを２倍にしても上
記間隔ｄが大きくなるようにすれば、ゲート電極形成に
よって柱状領域相互間が埋め尽くされることはない。
と、柱状領域が屈曲することで相対向する箇所を生じる
ようになる。そこで、相対向する箇所の間隔をｄとし、
柱状領域の側面に形成されるゲート電極の厚さをＴとし
た場合、 ｄ＞2T の関係、すなわちゲート電極の厚さＴを２倍にしても上
記間隔ｄが大きくなるようにすれば、ゲート電極形成に
よって柱状領域相互間が埋め尽くされることはない。
また、その製造方法にあっては、半導体基板に屈曲した
箇所を有した柱状領域を、選択的気相成長法あるいは溝
を彫ることで形成、次いでゲート絶縁膜となる第１の絶
縁膜、ゲート電極、ゲート電極を他の導電層から絶縁す
る第２の絶縁膜を順次形成する。次いで、この第２の絶
縁膜をエッチングしていくと、柱状領域の天井面および
柱状領域相互間の底面の半導体が露出する。次いで、残
っている第２の絶縁膜をマスクに、前記半導体をエッチ
ングすると、前記天井面および底面に、それぞれ第１、
第２の溝部が自己整合的に形成される。次いで、配線と
なる導体層を形成し、これをエッチングしていくと、前
記第１、第２の溝部内に前記導体層が残置され、ソース
／ドレイン拡散層に対して自己整合的に配線が形成され
る。
箇所を有した柱状領域を、選択的気相成長法あるいは溝
を彫ることで形成、次いでゲート絶縁膜となる第１の絶
縁膜、ゲート電極、ゲート電極を他の導電層から絶縁す
る第２の絶縁膜を順次形成する。次いで、この第２の絶
縁膜をエッチングしていくと、柱状領域の天井面および
柱状領域相互間の底面の半導体が露出する。次いで、残
っている第２の絶縁膜をマスクに、前記半導体をエッチ
ングすると、前記天井面および底面に、それぞれ第１、
第２の溝部が自己整合的に形成される。次いで、配線と
なる導体層を形成し、これをエッチングしていくと、前
記第１、第２の溝部内に前記導体層が残置され、ソース
／ドレイン拡散層に対して自己整合的に配線が形成され
る。
（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置を、その製造方法とともに説明する。
体装置を、その製造方法とともに説明する。
第１図（ａ）ないし第１図（ｉ）は、この発明の第１の
実施例装置が具備するMOSトランジスタを製造工程順に
示した断面図、第２図（ａ）ないし第２図（ｅ）は、製
造工程順に示した平面図である。これらの平面図におい
て、第１図の断面図は、Ａ−Ａ′線に沿っている。
実施例装置が具備するMOSトランジスタを製造工程順に
示した断面図、第２図（ａ）ないし第２図（ｅ）は、製
造工程順に示した平面図である。これらの平面図におい
て、第１図の断面図は、Ａ−Ａ′線に沿っている。
まず、第１図（ａ）、第２図（ａ）に示すように、例え
ばｐ型シリコン基板に、例えばLOCOS法により、フィー
ルド絶縁膜２を形成する。次いで、例えばホトレジスト
を用いた写真蝕刻法を用いて、基板１内に第１の溝３を
選択的に彫る。このとき、溝３を、例えばスパイラル状
に彫ることで、スパイラル状の柱状領域４が形成され
る。
ばｐ型シリコン基板に、例えばLOCOS法により、フィー
ルド絶縁膜２を形成する。次いで、例えばホトレジスト
を用いた写真蝕刻法を用いて、基板１内に第１の溝３を
選択的に彫る。このとき、溝３を、例えばスパイラル状
に彫ることで、スパイラル状の柱状領域４が形成され
る。
このとき、第２図（ａ）の平面図に示すように、例えば
柱状領域４は溝部３により、島状に分離されて形成され
る。この場合、柱状領域４以外で、溝部３で分離された
箇所を４′として図示する。
柱状領域４は溝部３により、島状に分離されて形成され
る。この場合、柱状領域４以外で、溝部３で分離された
箇所を４′として図示する。
なお、スパイラル状の柱状領域４を、図中４′から分離
して形成しないで、互いに接続して形成されてももちろ
ん構わない。
して形成しないで、互いに接続して形成されてももちろ
ん構わない。
次いで、第１図（ｂ）、第２図（ｂ）に示すように、前
記柱状領域４の表面等に、例えば熱酸化法により、ゲー
ト絶縁膜５を形成する。次いで、例えばCVD法により、
全面にポリシリコン層を、溝部３の幅の、例えば半分以
下の厚みに堆積形成する。次いで、RIE法により、この
ポリシリコン層を柱状領域４の側面に側壁状に残す。こ
れを図中６に示す。この側壁状に残す際、柱状領域４の
上部に、若干の露出部を設けておく。
記柱状領域４の表面等に、例えば熱酸化法により、ゲー
ト絶縁膜５を形成する。次いで、例えばCVD法により、
全面にポリシリコン層を、溝部３の幅の、例えば半分以
下の厚みに堆積形成する。次いで、RIE法により、この
ポリシリコン層を柱状領域４の側面に側壁状に残す。こ
れを図中６に示す。この側壁状に残す際、柱状領域４の
上部に、若干の露出部を設けておく。
また、このとき、ポリシリコン層に、例えばホトレジス
ト等のマスクをかけておき、例えば図中に示すようなゲ
ートコンタクト部となる領域6b、およびそこまでの配線
領域6aを形成する。次いで、ポリシリコン層６をマスク
に、ｎ型の不純物、例えばヒ素等を柱状領域４および基
板１に対してイオン注入し、n+型不純物層71〜73を形成
する。
ト等のマスクをかけておき、例えば図中に示すようなゲ
ートコンタクト部となる領域6b、およびそこまでの配線
領域6aを形成する。次いで、ポリシリコン層６をマスク
に、ｎ型の不純物、例えばヒ素等を柱状領域４および基
板１に対してイオン注入し、n+型不純物層71〜73を形成
する。
次いで、第１図（ｃ）に示すように、例えばCVD法によ
り、全面にCVD酸化膜８堆積形成する。
り、全面にCVD酸化膜８堆積形成する。
次いで、第１図（ｄ）に示すように、CVD酸化膜８をエ
ッチングし、柱状領域４の側面に側壁状に残すととも
に、ポリシリコン層６をCVD酸化膜８にて覆う。この状
態を図中８′として示す。また、CVD酸化膜８′を除去
する際、柱状領域４の天井面（図中72の部分付近）、お
よび柱状領域相互間の底面（図中71の部分付近）のシリ
コンが露出されるようにする。
ッチングし、柱状領域４の側面に側壁状に残すととも
に、ポリシリコン層６をCVD酸化膜８にて覆う。この状
態を図中８′として示す。また、CVD酸化膜８′を除去
する際、柱状領域４の天井面（図中72の部分付近）、お
よび柱状領域相互間の底面（図中71の部分付近）のシリ
コンが露出されるようにする。
次いで、第１図（ｅ）、第２図（ｃ）に示すように、前
記CVD酸化膜８エッチング工程によって露出したシリコ
ンをエッチングし、第２の溝部91、および第３の溝部92
を形成する。
記CVD酸化膜８エッチング工程によって露出したシリコ
ンをエッチングし、第２の溝部91、および第３の溝部92
を形成する。
次いで、第１図（ｆ）に示すように、第２、第３の溝部
91、92に対してヒ素をイオン注入し、n+型ソース／ドレ
イン拡散層101、102を形成する。このとき、ソース／ド
レイン拡散層101にあっては、前述のn+型不純物層71と
一体化されるようにする。
91、92に対してヒ素をイオン注入し、n+型ソース／ドレ
イン拡散層101、102を形成する。このとき、ソース／ド
レイン拡散層101にあっては、前述のn+型不純物層71と
一体化されるようにする。
次いで、第１図（ｇ）に示すように、配線層となる、例
えばアルミニウム層11を、スパッタ法により全面に蒸着
形成する。
えばアルミニウム層11を、スパッタ法により全面に蒸着
形成する。
次いで、第１図（ｈ）、第２図（ｄ）に示すように、ア
ルミニウム膜11をエッチングし、前記第２、第３の溝部
91、92内に、それぞれ埋め込み、自己整合的に配線を形
成する。この状態を図中111、112として示す。
ルミニウム膜11をエッチングし、前記第２、第３の溝部
91、92内に、それぞれ埋め込み、自己整合的に配線を形
成する。この状態を図中111、112として示す。
また、第２図（ｄ）中、11a〜11cとして示す領域はコン
タクト部となる。
タクト部となる。
次いで、第１図（ｉ）、第２図（ｅ）に示すように、層
間絶縁膜12を全面に堆積形成し、次いで、前記コンタク
ト部6b、および11a〜11cに通じるコンタクト孔13を、例
えば写真蝕刻法を用いて開孔する。
間絶縁膜12を全面に堆積形成し、次いで、前記コンタク
ト部6b、および11a〜11cに通じるコンタクト孔13を、例
えば写真蝕刻法を用いて開孔する。
以上のような工程をもって、第１の実施例装置が具備す
るMOSトランジスタが形成される。
るMOSトランジスタが形成される。
このようなMOSトランジスタであると、柱状領域がスパ
イラル状に屈曲し、かつこの柱状領域４の側面に沿って
チャネル領域が形成され、かつ上記側面上にゲート電極
が形成されているので、素子平面面積当りのチャネル幅
が増加する。
イラル状に屈曲し、かつこの柱状領域４の側面に沿って
チャネル領域が形成され、かつ上記側面上にゲート電極
が形成されているので、素子平面面積当りのチャネル幅
が増加する。
よって、駆動能力の高いMOSトランジスタとなる。
また、その製造方法は、ソース／ドレイン拡散層101、1
02に対する配線が、シリコンをエッチングすることによ
り得られた第２、第３の溝部91、92に、配線層となる導
体層を埋め込むだけで形成でき、素子微細化に有利であ
る。
02に対する配線が、シリコンをエッチングすることによ
り得られた第２、第３の溝部91、92に、配線層となる導
体層を埋め込むだけで形成でき、素子微細化に有利であ
る。
また、ゲート電極６の厚さをＴとし、柱状領域４の相互
間の幅ｄとした場合、これらの関係を、 ｄ＞2T とする。こうすることで、第１図（ｂ）、第２図（ｂ）
に示すように、屈曲することで生じた柱状領域４の相対
向する箇所がゲート電極６によって埋め尽くされること
はなくなり、柱状領域相互間の底面にも拡散層71、ある
いは第１図（ｆ）に示すソース／ドレイン拡散層101が
形成できるようになる。
間の幅ｄとした場合、これらの関係を、 ｄ＞2T とする。こうすることで、第１図（ｂ）、第２図（ｂ）
に示すように、屈曲することで生じた柱状領域４の相対
向する箇所がゲート電極６によって埋め尽くされること
はなくなり、柱状領域相互間の底面にも拡散層71、ある
いは第１図（ｆ）に示すソース／ドレイン拡散層101が
形成できるようになる。
さらに、ゲート空乏層の幅がxjであり、柱状領域４の幅
がｂである時、 ｂ≦2xj なる関係を満足させることで、上記した参考文献（１）
にあるように、ゲートバイアスによって、より高い駆動
能力が期待でき、小さい素子平面面積で、大きな電流駆
動能力を持つ高出力MOSトランジスタが得られるように
なる。
がｂである時、 ｂ≦2xj なる関係を満足させることで、上記した参考文献（１）
にあるように、ゲートバイアスによって、より高い駆動
能力が期待でき、小さい素子平面面積で、大きな電流駆
動能力を持つ高出力MOSトランジスタが得られるように
なる。
次に、第３図および第４図を参照して、この発明の第２
の実施例に係わる半導体装置について説明する。
の実施例に係わる半導体装置について説明する。
第３図（ａ）ないし第３図（ｉ）は、この発明の第２の
実施例装置が具備するMOSトランジスタを製造工程順に
示した断面図、第４図（ａ）ないし第４図（ｅ）は、製
造工程順に示した平面図である。これらの平面図におい
て、第３図の断面は、Ｂ−Ｂ′線に沿っている。
実施例装置が具備するMOSトランジスタを製造工程順に
示した断面図、第４図（ａ）ないし第４図（ｅ）は、製
造工程順に示した平面図である。これらの平面図におい
て、第３図の断面は、Ｂ−Ｂ′線に沿っている。
なお、第３図および第４図において、第１図および第２
図と同一の部分については同一の参照符号を付す。
図と同一の部分については同一の参照符号を付す。
まず、第３図（ａ）、第４図（ａ）に示すように、第１
の実施例同様、ｐ型シリコン基板１にフィールド絶縁膜
２を形成した後、選択的気相成長法（Selective Epitax
ial Growth;SEG）により、スパイラル状の柱状領域14を
基板１から突出した形で形成する。導電型は、例えば基
板１と同じｐ型である。
の実施例同様、ｐ型シリコン基板１にフィールド絶縁膜
２を形成した後、選択的気相成長法（Selective Epitax
ial Growth;SEG）により、スパイラル状の柱状領域14を
基板１から突出した形で形成する。導電型は、例えば基
板１と同じｐ型である。
次に、第３図（ｂ）、第４図（ｂ）に示す工程は、例え
ば上述した第１図（ｂ）および第２図（ｂ）の工程と同
じで良い。
ば上述した第１図（ｂ）および第２図（ｂ）の工程と同
じで良い。
この場合、第４図（ｂ）の平面図に示すように、ポリシ
リコン層に、例えばホトレジスト等のマスクをかけてお
き、例えば図中に示すようなゲートコンタクト部となる
領域6b、およびそこまでの配線領域6aを形成する。
リコン層に、例えばホトレジスト等のマスクをかけてお
き、例えば図中に示すようなゲートコンタクト部となる
領域6b、およびそこまでの配線領域6aを形成する。
第３図（ｃ）および（ｄ）に示す工程は、例えば第１図
（ｃ）および（ｄ）で説明した工程と同じで良い。
（ｃ）および（ｄ）で説明した工程と同じで良い。
ただし、基板１から突出した形の柱状領域14を形成する
場合には、ポリシリコン層からなる配線領域6a、並びに
6bの上に、例えばホトレジスト等のマスクをかけてお
き、これらがCVD酸化膜８′で覆われるようにする。
場合には、ポリシリコン層からなる配線領域6a、並びに
6bの上に、例えばホトレジスト等のマスクをかけてお
き、これらがCVD酸化膜８′で覆われるようにする。
第３図（ｅ）、第４図（ｃ）に示す工程は、例えば第１
図（ｅ）、第２図（ｃ）で説明した工程と同じで良い。
図（ｅ）、第２図（ｃ）で説明した工程と同じで良い。
ここで、第４図（ｃ）の平面図に、前記工程で配線領域
6a、並びに6bの上を覆ったCVD酸化膜８′を、それぞれ
図中８′ａ、８′ｂとして示す。
6a、並びに6bの上を覆ったCVD酸化膜８′を、それぞれ
図中８′ａ、８′ｂとして示す。
第３図（ｆ）および（ｇ）に示す工程は、例えば第１図
（ｆ）および（ｇ）で説明した工程と同じで良い。
（ｆ）および（ｇ）で説明した工程と同じで良い。
第３図（ｈ）、第４図（ｄ）に示す工程は、例えば第１
図（ｈ）、第２図（ｄ）で説明した工程と同じで良い。
図（ｈ）、第２図（ｄ）で説明した工程と同じで良い。
ここで、第４図（ｄ）中、11a、11bとして示す領域はコ
タクト部となる。
タクト部となる。
第３図（ｉ）、第４図（ｅ）に示す工程は、例えば第１
図（ｉ）、第２図（ｅ）で説明した工程と同じで良い。
図（ｉ）、第２図（ｅ）で説明した工程と同じで良い。
ここで、コンタクト孔13は、コンタクト部6a、11a、お
よび11bに対して開孔される。
よび11bに対して開孔される。
以上の工程をもって、第２の実施例装置が具備するMOS
トランジスタが形成される。
トランジスタが形成される。
このように、基板１上に、突出する領域を選択的に形成
し、これによって柱状領域14を得ても第１の実施例と同
様の効果を得られる。
し、これによって柱状領域14を得ても第１の実施例と同
様の効果を得られる。
また、第２の実施例中の溝部３を得る方法は、第１の実
施例と異なり、柱状領域14が相対向することで得られる
が、第１の実施例での溝部３とその役割は実質的に変わ
らないものである。したがって、この第２の実施例でも
同一の参照符号を付している。
施例と異なり、柱状領域14が相対向することで得られる
が、第１の実施例での溝部３とその役割は実質的に変わ
らないものである。したがって、この第２の実施例でも
同一の参照符号を付している。
以上、屈曲した箇所を有する柱状領域のパターンとし
て、スパイラル状のものについて説明した。
て、スパイラル状のものについて説明した。
次に、他の屈曲した箇所を有する柱状領域のパターンと
して種々あるなか、代表するものとしてジグザグ状を一
例に挙げ、第３、第４の実施例として説明する。
して種々あるなか、代表するものとしてジグザグ状を一
例に挙げ、第３、第４の実施例として説明する。
第５図（ａ）および第５図（ｂ）は、第３の実施例の、
それぞれ一製造工程中における平面図である。第５図に
おいて、第２図と同一の部分については同一の参照符号
を付す。
それぞれ一製造工程中における平面図である。第５図に
おいて、第２図と同一の部分については同一の参照符号
を付す。
まず、第５図（ａ）に示すように、第１の実施例と同様
な工程によって柱状領域４を、スパイラル状ではなくジ
グザグ状に形成する。
な工程によって柱状領域４を、スパイラル状ではなくジ
グザグ状に形成する。
この第３の実施例では、ジグザグ状に形成された柱状領
域４が、溝部３で島状に分離されているが、別に図中
４′に示す領域と、互いに接続して形成されても構わな
い。
域４が、溝部３で島状に分離されているが、別に図中
４′に示す領域と、互いに接続して形成されても構わな
い。
次いで、第５図（ｂ）に示すように、第１の実施例と同
様な方法で、ゲート絶縁膜５、ゲート電極６、並びに基
板１と反対導電型の不純物層71〜73を形成する。そし
て、例えば図中に示すようなゲートコンタクト部となる
領域6b、およびそこまでの配線領域6aも、例えば写真蝕
刻法法に代表されるような限定方法で形成しておく。
様な方法で、ゲート絶縁膜５、ゲート電極６、並びに基
板１と反対導電型の不純物層71〜73を形成する。そし
て、例えば図中に示すようなゲートコンタクト部となる
領域6b、およびそこまでの配線領域6aも、例えば写真蝕
刻法法に代表されるような限定方法で形成しておく。
この後の製造工程は、特に図示しないが、例えば第１の
実施例と同様な工程で良い。
実施例と同様な工程で良い。
このように、柱状領域４の形状をジグザグ状にして屈曲
した箇所を得ても、第１、第２の実施例と同様な効果が
あることはもちろんである。
した箇所を得ても、第１、第２の実施例と同様な効果が
あることはもちろんである。
次に、第６図を参照して、第４の実施例に係わる半導体
装置について説明する。
装置について説明する。
第６図（ａ）および第６図（ｂ）は、第４の実施例の、
それぞれ一製造工程中における平面図である。第６図に
おいて、第４図と同一の部分については同一の参照符号
を付す。
それぞれ一製造工程中における平面図である。第６図に
おいて、第４図と同一の部分については同一の参照符号
を付す。
まず、第６図（ａ）に示すように、第２の実施例と同様
に、SEG法を用いて柱状領域14を、スパイラル状ではな
くジグザグ状に形状する。
に、SEG法を用いて柱状領域14を、スパイラル状ではな
くジグザグ状に形状する。
次いで、第６図（ｂ）に示すように、第２の実施例と同
様な方法で、ゲート絶縁膜５、ゲート電極６、並びに基
板１と反対導電型の不純物層71、72を形成する。そし
て、例えば図中に示すようなゲートコンタクト部となる
領域6b、およびそこまでの配線領域6aも、例えば写真蝕
刻法に代表されるような限定方法で形成しておく。
様な方法で、ゲート絶縁膜５、ゲート電極６、並びに基
板１と反対導電型の不純物層71、72を形成する。そし
て、例えば図中に示すようなゲートコンタクト部となる
領域6b、およびそこまでの配線領域6aも、例えば写真蝕
刻法に代表されるような限定方法で形成しておく。
この後の製造工程は、特に図示しないが、例えば第２の
実施例と同様な工程で良い。
実施例と同様な工程で良い。
このように、柱状領域14の形状をジグザグ状にして屈曲
した箇所を得ても、第１〜第３の実施例と同様な効果が
あることはもちろんである。
した箇所を得ても、第１〜第３の実施例と同様な効果が
あることはもちろんである。
以上、第１ないし第４の実施例に係わる半導体装置が具
備するFETをMOS型の場合について説明し、高出力MOSト
ランジスタが得られること、並びにその製造方法につい
て述べた。
備するFETをMOS型の場合について説明し、高出力MOSト
ランジスタが得られること、並びにその製造方法につい
て述べた。
この発明は、何もMOS型のFETならずとも、FETであれ
ば、その効果を充分に発揮できることは言うまでもな
い。例えばGaAs基板に形成されるFETに代表される、MES
型のFETであってもよい。
ば、その効果を充分に発揮できることは言うまでもな
い。例えばGaAs基板に形成されるFETに代表される、MES
型のFETであってもよい。
この場合には、もちろんゲート絶縁膜を形成する必要は
なく、また、GaAs自体半絶縁性であるので、フィールド
絶縁膜に代表される素子分離領域も、必ずしも形成する
必要はない。
なく、また、GaAs自体半絶縁性であるので、フィールド
絶縁膜に代表される素子分離領域も、必ずしも形成する
必要はない。
［発明の効果］ 以上説明したように、この発明によれば、FETの素子平
面面積当たりのチャネル幅が増加することにより高電流
駆動能力を達成でき、しかも高集積化を図ることができ
る高出力FETを具備する半導体装置およびその製造方法
を提供できる。
面面積当たりのチャネル幅が増加することにより高電流
駆動能力を達成でき、しかも高集積化を図ることができ
る高出力FETを具備する半導体装置およびその製造方法
を提供できる。
第１図はこの発明の第１の実施例に係わる半導体装置が
具備するFETを製造工程順に示した断面図、第２図は第
１図の断面をＡ−Ａ′線で示す位置に含むFETの平面
図、第３図はこの発明の第２の実施例に係わる半導体装
置が具備するFETを製造工程順に示した断面図、第４図
は第２図の断面図をＢ−Ｂ′線で示す位置に含むFETの
平面図、第５図はこの発明の第３の実施例に係わる半導
体装置が具備するFETを一部の工程のみ製造工程順に示
した平面図、第６図はこの発明の第４の実施例に係わる
半導体装置が具備するFETを一部の工程のみ製造工程順
に示した平面図、第７図は従来のMOSトランジスタの断
面図、第８図は第７図に示すMOSトランジスタの平面図
である。 １……ｐ型シリコン基板、３……第１の溝部、４……柱
状領域、５……ゲート絶縁膜、６……ゲート電極（ポリ
シリコン層）、71、72……n+型不純物層、８……CVD酸
化膜、８′……ゲート電極上を覆うCVD酸化膜、91……
第２の溝部、93……第３の溝部、101、102……ソース／
ドレイン拡散層、11……アルミニウム膜、111〜113……
配線、12……層間絶縁膜、13……コンタクト孔、14……
SEG法にて形成した柱状領域。
具備するFETを製造工程順に示した断面図、第２図は第
１図の断面をＡ−Ａ′線で示す位置に含むFETの平面
図、第３図はこの発明の第２の実施例に係わる半導体装
置が具備するFETを製造工程順に示した断面図、第４図
は第２図の断面図をＢ−Ｂ′線で示す位置に含むFETの
平面図、第５図はこの発明の第３の実施例に係わる半導
体装置が具備するFETを一部の工程のみ製造工程順に示
した平面図、第６図はこの発明の第４の実施例に係わる
半導体装置が具備するFETを一部の工程のみ製造工程順
に示した平面図、第７図は従来のMOSトランジスタの断
面図、第８図は第７図に示すMOSトランジスタの平面図
である。 １……ｐ型シリコン基板、３……第１の溝部、４……柱
状領域、５……ゲート絶縁膜、６……ゲート電極（ポリ
シリコン層）、71、72……n+型不純物層、８……CVD酸
化膜、８′……ゲート電極上を覆うCVD酸化膜、91……
第２の溝部、93……第３の溝部、101、102……ソース／
ドレイン拡散層、11……アルミニウム膜、111〜113……
配線、12……層間絶縁膜、13……コンタクト孔、14……
SEG法にて形成した柱状領域。
Claims (3)
- 【請求項１】半導体基板と、 前記半導体基板の平面内に屈曲して設けられ、前記半導
体基板と同一導電型で側面を有する柱状領域と、 前記柱状領域の側面に設けられた第１の絶縁膜と、 前記柱状領域の側面に前記第１の絶縁膜を介在して設け
られたゲート電極と、 前記ゲート電極を覆う第２の絶縁膜と、 前記柱状領域の側面に位置する前記半導体基板内に設け
られ、前記半導体基板と逆導電型の第１の不純物領域
と、 前記柱状領域の先端に設けられ、前記半導体基板と逆導
電型の第２の不純物領域と、 前記半導体基板上に前記第２の絶縁膜に接して設けら
れ、前記第１の不純物領域と接続された第１の配線層
と、 前記柱状領域の先端に設けられるとともに、表面が前記
第２の絶縁膜の先端部と一致され、前記第２の不純物領
域に接続された第２の配線層とを具備し、 前記柱状領域の側面は相対向する箇所を有し、前記相対
向する箇所の間隔ｄと、前記ゲート電極の厚さＴとの関
係が、 ｄ＞2T に設定されていることを特徴とする半導体装置。 - 【請求項２】前記柱状領域は、最小幅寸法をｂ、ゲート
空乏層の幅をxjとした場合、 ｂ≦2xj の関係を満足する寸法に設定されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】半導体基板の平面内に屈曲して、前記半導
体基板と同一導電型で側面を有する柱状領域を形成する
工程と、 前記半導体基板および柱状領域の全面に第１の絶縁膜を
形成する工程と、 前記第１の絶縁膜上に第１の導電膜を堆積する工程と、 前記第１の導電膜をエッチングし、前記側面に沿って所
定量残置させゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体基板内に半導
体基板と逆導電型の第１の不純物を導入する工程と、 全面に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜をエッチングし、前記ゲート電極を覆
って所定量残置させる工程と、 前記第２の絶縁膜をマスクとして、前記第２の絶縁膜を
エッチングすることによって露出した前記半導体基板の
表面および前記柱状領域の先端を所定量エッチングし、
第１、第２の溝部を形成する工程と、 前記第２の絶縁膜をマスクとして、前記半導体基板と逆
導電型の第２の不純物を第１、第２の溝部内に導入し、
第１、第２の不純物領域を形成する工程と、 全面に第２の導体膜を形成する工程と、 前記第２の導体膜を少なくとも前記第２の絶縁膜が露出
するまでエッチングして前記第１、第２の溝部内に残置
させ、前記第１、第２の不純物領域にそれぞれ接続され
た第１、第２の配線層を形成する工程と を具備することを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013525A JPH07120800B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置およびその製造方法 |
| KR1019910001007A KR940003605B1 (ko) | 1990-01-25 | 1991-01-22 | 반도체장치 및 그 제조방법 |
| DE1991620836 DE69120836T2 (de) | 1990-01-25 | 1991-01-24 | Feldeffekttransistor mit vertikaler Struktur und Verfahren zur Herstellung |
| EP19910100892 EP0439164B1 (en) | 1990-01-25 | 1991-01-24 | Field-effect transistor having a vertical structure and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013525A JPH07120800B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219676A JPH03219676A (ja) | 1991-09-27 |
| JPH07120800B2 true JPH07120800B2 (ja) | 1995-12-20 |
Family
ID=11835572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013525A Expired - Lifetime JPH07120800B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0439164B1 (ja) |
| JP (1) | JPH07120800B2 (ja) |
| KR (1) | KR940003605B1 (ja) |
| DE (1) | DE69120836T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845385B1 (ko) * | 2000-11-02 | 2008-07-09 | 타카시 카토다 | 전자 장치 또는 광학 장치 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005333151A (ja) * | 2005-06-13 | 2005-12-02 | Takashi Katoda | 集束イオンビームを用いて作製した極微細構造を有する電子デバイス及び光デバイス |
| JP2009004425A (ja) * | 2007-06-19 | 2009-01-08 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| US9711596B2 (en) | 2014-06-24 | 2017-07-18 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device including a semiconductor sheet interconnecting a source region and a drain region |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386478A (ja) * | 1986-09-29 | 1988-04-16 | Mitsubishi Electric Corp | 絶縁ゲ−ト形半導体装置の製造方法 |
| JPH0687500B2 (ja) * | 1987-03-26 | 1994-11-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0620134B2 (ja) * | 1987-07-30 | 1994-03-16 | 株式会社東芝 | 半導体装置 |
| JPH01119055A (ja) * | 1987-10-31 | 1989-05-11 | Sony Corp | 半導体メモリ装置 |
| JP2679074B2 (ja) * | 1988-01-27 | 1997-11-19 | 富士電機株式会社 | 電界効果トランジスタ |
| JPH07105477B2 (ja) * | 1988-05-28 | 1995-11-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH0770721B2 (ja) * | 1988-07-06 | 1995-07-31 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-01-25 JP JP2013525A patent/JPH07120800B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-22 KR KR1019910001007A patent/KR940003605B1/ko not_active IP Right Cessation
- 1991-01-24 EP EP19910100892 patent/EP0439164B1/en not_active Expired - Lifetime
- 1991-01-24 DE DE1991620836 patent/DE69120836T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845385B1 (ko) * | 2000-11-02 | 2008-07-09 | 타카시 카토다 | 전자 장치 또는 광학 장치 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69120836T2 (de) | 1997-01-02 |
| DE69120836D1 (de) | 1996-08-22 |
| KR940003605B1 (ko) | 1994-04-25 |
| JPH03219676A (ja) | 1991-09-27 |
| EP0439164B1 (en) | 1996-07-17 |
| EP0439164A3 (en) | 1992-01-29 |
| EP0439164A2 (en) | 1991-07-31 |
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