JPH02134871A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関するものであり、特に、トラ
ンジスタ幅を大きくとれるように改善を図った半導体装
置に関するものである。

［従来の技術］ 第８図は従来のＭＯＳ）ランジスタの平面図であり、第
９図は第８図におけるＩＸ−ＩＸ線に沿う断面図である
。これらの図を参照して、シリコン基板１０の主面にソ
ース領域２とドレイン領域３が形成されている。ソース
領域２とドレイン領域３に挟まれて形成されるチャネル
領域上にはゲート絶縁膜９が形成され、ゲート絶縁膜９
の上にはゲートポリシリコン１が形成されている。ソー
ス領域２はソース電極５に接続され、ドレイン領域３は
ドレイン電極７に形成され、ゲートポリシリコン１はゲ
ート電極６に接続されている。

次に、動作について説明する。

たとえば、Ｎ−ＭＯＳＦＥＴの場合、ゲート電極６にし
きい値電圧Ｖｔｈ以上の電圧を印加すると、ゲート絶縁
膜９の下に反転層が形成され、ソース領域２とドレイン
領域３が導通し、ＭＯＳトランジスタがＯＮ状態になる
。一方、ゲート電極６の電圧をしきい値電圧以下にする
と、反転層がなくなり、ソース領域２とドレイン領域３
が絶縁され、ＭＯＳトランジスタがＯＦＦ状態になる。

［発明が解決しようとする課題］ 従来のＭＯＳ）ランジスタは以上のように形成されてい
たので、第８図を参照して、回路の電気特性の向上のた
めに、トランジスタ幅Ｗｃの大きなＭＯＳトランジスタ
を形成する場合、大きな表面積を必要としていた。

ところで、半導体回路の集積度が向上してきているので
、ＭＯＳトランジスタの占有面積を小さくする必要があ
り、ＭＯＳトランジスタのトランス幅を小さくする必要
がある。しかしながら、上述のように、回路の電気特性
の向上のためには、トランジスタ幅Ｗｃの大きなＭＯＳ
）ランジスタを形成する必要があり、トランジスタ幅Ｗ
ｃを小さくできない。このように、従来の半導体装置の
構造では、１種のジレンマが生じ、問題であった。

この発明は上記のような問題点を解決するためになされ
たもので、半導体集積回路の集積度を減少させることな
く、実効的にトランジスタ幅を大きくできる、半導体装
置を提供することを目的とする。

［課題を解決するための手段］ この発明はＭＯＳトランジスタを含む半導体装置に係る
ものである。そして、上記問題点を解決するために、主
面を有する半導体基板と、上記半導体基板の上に形成さ
れた上記ＭＯＳトランジスタのゲート電極と、上記半導
体基板の主面であって、上記ゲート電極の下方に位置す
る部分に、上記ゲート電極の幅方向に並んで形成された
１以上の溝と、を備え、上記ゲート電極の一部は上記溝
の内部に食い込んで形成されている。

そして、ＭＯＳトランジスタを含む半導体装置の好まし
い製造方法としては、主面を有する半導体基板を準備す
る工程と、上記半導体基板の主面であって、形成予定の
上記ＭＯ８）ランジスタのゲートの下方に位置する部分
に、ゲート電極の幅方向に並ぶ１以上の溝を形成する工
程と、上記溝の中にその一部が食い込むように、上記半
導体基板の上に上記ＭＯＳトランジスタのゲートを形成
する工程と、を備える製造方法がある。

［作用］ 半導体基板の主面であって、ゲートの下方に位置する部
分にゲートの幅方向に並んで形成された１以上の溝を備
え、該ゲートの一部を上記溝の内部に食い込んで形成し
ているので、ゲートは溝の側壁および底壁に沿って折曲
げられ、実効的にトランジスタの幅が広がる。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は本発明に係る半導体装置の、ＭＯＳトランジス
タ部分の斜視図である。第２図は、第１図に示す半導体
装置の平面図であり、第３図は第２図における■−■線
に沿う断面図である。

これらの図を参照して、１はゲートである。半導体基板
１０の主面であって、ゲート１の下方部分に、深さＷＴ
の深溝１１が、ゲート１の幅方向Ａに並んで複数個形成
されている。深溝１１のゲート長方向の長さ、すなわち
トレンチ長ＴＬが、ゲート長ＧＬよりも大きくなるよう
に、この深溝１１は形成される。深溝１１の側壁および
底壁を含む半導体基板１０の主面にソース領域２および
ドレイン領域３が形成されている。ゲート１は、その一
部が深溝１１の内部に食い込むように、半導体基板１０
の上に、ゲート絶縁膜９を介して形成されている。すな
わち、ゲート１は、深溝】１の側壁および底壁に沿って
折曲げられている。なお、ゲートの占有面積は従来の半
導体装置と同じである。

また、第３図において、ＩＸａ−ＩＸａ、　ＩＸｂ　−
ＩＸｂ、ＩＸｃ−ＩＸｃに沿う断面図は、いずれも、第
９図に示すものと同じであるから、図示された半導体装
置はＭＯＳトランジスタにほかならない。

今、従来の半導体装置のトランジスタ幅をＷｅとし、深
溝の深さをＷＴとし、深溝の数をｎとすると、本実施例
に係る半導体装置のトランジスタ幅Ｗ、は、次式で表わ
される。

ＷＤ　−Ｗ（＋　２　ｎ　Ｗｖ 上式において、ＷＴ＞０であるので、Ｗ、＞Ｗ。となる
。

したがって、実施例によれば、従来と同じ占有面積で、
トランジスタ幅の大きなＭＯＳトランジスタが形成され
得る。

次に、第１図〜第３図に示す半導体装置の製造工程を、
第４Ａ図〜第４Ｄ図（断面図）および第５Ａ図〜第５Ｄ
図（平面図）に示す。

第４Ａ図および第５Ａ図を参照して、半導体基板たとえ
ばシリコン基板１０の主面であって、形成予定のゲート
の下方に位置する部分に、該ゲート電極の幅方向に並ぶ
複数個の深溝１１を形成する。

次に、第４Ｂ図および第５Ｂ図を参照して、このシリコ
ン基板１５を熱酸化し、深溝１１を含む半導体基板の主
面上にゲート酸化膜９を形成する。

その後、ポリシリコン１ａを深溝１１の内部を含むシリ
コン基板１０の全面に堆積（デポ）させる。

次に、レジストを塗布し、このレジストを、形成予定の
ゲートのパターンに、写真製版技術によりバターニング
し、レジストパターン１２を形成する。

次に、第４Ｃ図および第５Ｃ図を参照して、レジストパ
ターン１２をマスクにして、ポリシリコン１ａを反応性
イオンエツチングによりエツチングし、引き続きゲート
絶縁膜９をエツチングし、ゲート１を形成する。その後
レジストを除去する。

次に、第４Ｄ図および第５Ｄ図を参照して、全面にレジ
ストを塗布し、形成すべきソース・ドレイン領域のパタ
ーンが現われるように、該レジストをパターニングする
。このレジストパターンをマスクにして、シリコン基板
と反対の導電型の不純物（Ｐ型シリコン基板ならＮ型の
不純物であるＰ、Ａｓなど、Ｎ型シリコン基板ならＰ型
不純物であるＢなど）を注入する。その後、アニールを
行なうと、シリコン基板１０の主面にソース拳ドレイン
領域２，３が形成され、ＭＯＳ）ランジスタが得られる
。

第６図は、この発明の他の実施例に係る半導体装置の断
面図である。第６図に示す実施例は、以下の点を除いて
、第３図に示す実施例と同様であるので、同一または相
当する部分には同一符号を付しその説明を省略する。

第６図に示す実施例が第３図に示す実施例と異なる点は
、第３図に示す実施例の場合には深溝の深さが一定であ
ったのに対し、第６図に示すものは、深溝の深さを異な
らせて形成している点である。それぞれの深溝１１の深
さをＷ□１．Ｗ□２゜Ｗ、、、ＷＴ４とすると、この場
合のトランジスタ幅Ｗｏは、次式のようになる。

ＷＯ−Ｗ。＋　２　（Ｗ７１　＋ＷＴ　２　＋ｗ□３　
＋ｗ□４） また、一般に、深溝の数をｎとすると、次式の関係が成
立する。

Ｗ７　＝　Ｗｃ　＋２　（ＷＴ　＋　＋　Ｗ７２　＋　
・・・＋　ＷＴ　ｒｌ　）これらの式は、結局、深溝の
数が大きくなるにつれて、トランジスタ幅Ｗｏが大きく
なることを示している。

第７図は、この発明のさらに他の実施例に係る半導体装
置の断面図である。この実施例では、ｎチャネルＭＯ５
ＦＥＴとｐチャネルＭＯ５ＦＥＴが混在しているＣＭＯ
３の例である。シリコン基板（Ｐ型）１０の主面にｎウ
ェル２３が形成され、このｎウェル２３内にｐチャネル
ＭＯ５ＦＥＴ２５が形成され、ｐ型シリコン基板１２に
はｎチャネルＭＯ８ＦＥＴ２６が形成されている。半導
体基板１０の主面であって、それぞれのゲート１の下方
に位置する部分に、ゲート１の幅方向に複数の深溝１１
が形成されている。そして、それぞれのゲート１，１の
一部はこれらの深溝１１の内部に食い込んで形成されて
いる。それぞれのゲート１．１がこの深溝１１の側壁お
よび底壁に沿って折曲げられている結果、この実施例に
おいても、集積密度を変化させずに、トランジスタ幅が
大きくなっている。

以上、具体的な実施例を挙げて、この発明の半導体装置
について説明したが、この発明は、その精神または主要
な特徴から逸脱することなく、他の色々な形で実施する
ことができる。それゆえ、前述の実施例はあらゆる点で
単なる例示にすぎず、限定的に解釈してはならない。本
発明の範囲は、特許請求の範囲によって示すものであっ
て、明細書本文には何ら拘束されない。さらに、特許請
求の範囲の均等範囲に属する変形や変更は、すべて本発
明の範囲内のものである。

［発明の効果］ 以上説明したとおり、この発明によれば、主面を有する
半導体基板と、上記゛Ｖ導体基板の上に形成された上記
ＭＯＳ）−ランジスタのゲートと、上記半導体基板の主
面であって、上記ゲートの下方に位置する部分に、上記
ゲートの幅方向に並んで形成された１以上の溝と、を備
え、上記ゲートの一部は上記溝の内部に食い込んで形成
されているので、ゲートは溝の側壁および底壁に沿って
折曲げられる。その結果！！Ｊ積度を何ら変えず、トラ
ンジスタ幅を大きくすることができる。その結果、電気
特性の向上した半導体装置が得られるという効果を奏す
る。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体装置の斜視図
である。第２図は、第１図に示す実施例に係る半導体装
置の平面図である。第３図は第２図における■−■線に
沿う断面図である。第４Ａ図〜第４Ｄ図および第５Ａ図
〜第５Ｄ図は、この発明の一実施例に係る半導体装置の
製造工程を示した図である。第６図はこの発明の他の実
施例の断面図である。第７図は、この発明のさらに他の
実施例の断面図である。第８ｒＸＪは従来のＭＯ５Ｉ−
ランジスタの平面図である。第９図は第８図におけるＩ
Ｘ−ＩＸ線に沿う断面図である。 図において、１はゲート、２はソース領域、３はドレイ
ン領域、９はゲート絶縁膜、１０はシリコン基板、１１
は深溝、Ａはゲートの幅方向を表わす。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 ＭＯＳトランジスタを含む半導体装置であって、主面を
   有する半導体基板と、 前記半導体基板の上に形成された前記ＭＯＳトランジス
   タのゲート電極と、 前記半導体基板の主面であって、前記ゲート電極の下方
   に位置する部分に、前記ゲート電極の幅方向に並んで形
   成された１以上の溝と、を備え、前記ゲート電極の一部
   は前記溝の内部に食い込んで形成されている、半導体装
   置。