JPH02134871A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02134871A JPH02134871A JP28927288A JP28927288A JPH02134871A JP H02134871 A JPH02134871 A JP H02134871A JP 28927288 A JP28927288 A JP 28927288A JP 28927288 A JP28927288 A JP 28927288A JP H02134871 A JPH02134871 A JP H02134871A
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- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 230000010354 integration Effects 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は半導体装置に関するものであり、特に、トラ
ンジスタ幅を大きくとれるように改善を図った半導体装
置に関するものである。
ンジスタ幅を大きくとれるように改善を図った半導体装
置に関するものである。
[従来の技術]
第8図は従来のMOS)ランジスタの平面図であり、第
9図は第8図におけるIX−IX線に沿う断面図である
。これらの図を参照して、シリコン基板10の主面にソ
ース領域2とドレイン領域3が形成されている。ソース
領域2とドレイン領域3に挟まれて形成されるチャネル
領域上にはゲート絶縁膜9が形成され、ゲート絶縁膜9
の上にはゲートポリシリコン1が形成されている。ソー
ス領域2はソース電極5に接続され、ドレイン領域3は
ドレイン電極7に形成され、ゲートポリシリコン1はゲ
ート電極6に接続されている。
9図は第8図におけるIX−IX線に沿う断面図である
。これらの図を参照して、シリコン基板10の主面にソ
ース領域2とドレイン領域3が形成されている。ソース
領域2とドレイン領域3に挟まれて形成されるチャネル
領域上にはゲート絶縁膜9が形成され、ゲート絶縁膜9
の上にはゲートポリシリコン1が形成されている。ソー
ス領域2はソース電極5に接続され、ドレイン領域3は
ドレイン電極7に形成され、ゲートポリシリコン1はゲ
ート電極6に接続されている。
次に、動作について説明する。
たとえば、N−MOSFETの場合、ゲート電極6にし
きい値電圧Vth以上の電圧を印加すると、ゲート絶縁
膜9の下に反転層が形成され、ソース領域2とドレイン
領域3が導通し、MOSトランジスタがON状態になる
。一方、ゲート電極6の電圧をしきい値電圧以下にする
と、反転層がなくなり、ソース領域2とドレイン領域3
が絶縁され、MOSトランジスタがOFF状態になる。
きい値電圧Vth以上の電圧を印加すると、ゲート絶縁
膜9の下に反転層が形成され、ソース領域2とドレイン
領域3が導通し、MOSトランジスタがON状態になる
。一方、ゲート電極6の電圧をしきい値電圧以下にする
と、反転層がなくなり、ソース領域2とドレイン領域3
が絶縁され、MOSトランジスタがOFF状態になる。
[発明が解決しようとする課題]
従来のMOS)ランジスタは以上のように形成されてい
たので、第8図を参照して、回路の電気特性の向上のた
めに、トランジスタ幅Wcの大きなMOSトランジスタ
を形成する場合、大きな表面積を必要としていた。
たので、第8図を参照して、回路の電気特性の向上のた
めに、トランジスタ幅Wcの大きなMOSトランジスタ
を形成する場合、大きな表面積を必要としていた。
ところで、半導体回路の集積度が向上してきているので
、MOSトランジスタの占有面積を小さくする必要があ
り、MOSトランジスタのトランス幅を小さくする必要
がある。しかしながら、上述のように、回路の電気特性
の向上のためには、トランジスタ幅Wcの大きなMOS
)ランジスタを形成する必要があり、トランジスタ幅W
cを小さくできない。このように、従来の半導体装置の
構造では、1種のジレンマが生じ、問題であった。
、MOSトランジスタの占有面積を小さくする必要があ
り、MOSトランジスタのトランス幅を小さくする必要
がある。しかしながら、上述のように、回路の電気特性
の向上のためには、トランジスタ幅Wcの大きなMOS
)ランジスタを形成する必要があり、トランジスタ幅W
cを小さくできない。このように、従来の半導体装置の
構造では、1種のジレンマが生じ、問題であった。
この発明は上記のような問題点を解決するためになされ
たもので、半導体集積回路の集積度を減少させることな
く、実効的にトランジスタ幅を大きくできる、半導体装
置を提供することを目的とする。
たもので、半導体集積回路の集積度を減少させることな
く、実効的にトランジスタ幅を大きくできる、半導体装
置を提供することを目的とする。
[課題を解決するための手段]
この発明はMOSトランジスタを含む半導体装置に係る
ものである。そして、上記問題点を解決するために、主
面を有する半導体基板と、上記半導体基板の上に形成さ
れた上記MOSトランジスタのゲート電極と、上記半導
体基板の主面であって、上記ゲート電極の下方に位置す
る部分に、上記ゲート電極の幅方向に並んで形成された
1以上の溝と、を備え、上記ゲート電極の一部は上記溝
の内部に食い込んで形成されている。
ものである。そして、上記問題点を解決するために、主
面を有する半導体基板と、上記半導体基板の上に形成さ
れた上記MOSトランジスタのゲート電極と、上記半導
体基板の主面であって、上記ゲート電極の下方に位置す
る部分に、上記ゲート電極の幅方向に並んで形成された
1以上の溝と、を備え、上記ゲート電極の一部は上記溝
の内部に食い込んで形成されている。
そして、MOSトランジスタを含む半導体装置の好まし
い製造方法としては、主面を有する半導体基板を準備す
る工程と、上記半導体基板の主面であって、形成予定の
上記MO8)ランジスタのゲートの下方に位置する部分
に、ゲート電極の幅方向に並ぶ1以上の溝を形成する工
程と、上記溝の中にその一部が食い込むように、上記半
導体基板の上に上記MOSトランジスタのゲートを形成
する工程と、を備える製造方法がある。
い製造方法としては、主面を有する半導体基板を準備す
る工程と、上記半導体基板の主面であって、形成予定の
上記MO8)ランジスタのゲートの下方に位置する部分
に、ゲート電極の幅方向に並ぶ1以上の溝を形成する工
程と、上記溝の中にその一部が食い込むように、上記半
導体基板の上に上記MOSトランジスタのゲートを形成
する工程と、を備える製造方法がある。
[作用]
半導体基板の主面であって、ゲートの下方に位置する部
分にゲートの幅方向に並んで形成された1以上の溝を備
え、該ゲートの一部を上記溝の内部に食い込んで形成し
ているので、ゲートは溝の側壁および底壁に沿って折曲
げられ、実効的にトランジスタの幅が広がる。
分にゲートの幅方向に並んで形成された1以上の溝を備
え、該ゲートの一部を上記溝の内部に食い込んで形成し
ているので、ゲートは溝の側壁および底壁に沿って折曲
げられ、実効的にトランジスタの幅が広がる。
[実施例]
以下、この発明の一実施例を図について説明する。
第1図は本発明に係る半導体装置の、MOSトランジス
タ部分の斜視図である。第2図は、第1図に示す半導体
装置の平面図であり、第3図は第2図における■−■線
に沿う断面図である。
タ部分の斜視図である。第2図は、第1図に示す半導体
装置の平面図であり、第3図は第2図における■−■線
に沿う断面図である。
これらの図を参照して、1はゲートである。半導体基板
10の主面であって、ゲート1の下方部分に、深さWT
の深溝11が、ゲート1の幅方向Aに並んで複数個形成
されている。深溝11のゲート長方向の長さ、すなわち
トレンチ長TLが、ゲート長GLよりも大きくなるよう
に、この深溝11は形成される。深溝11の側壁および
底壁を含む半導体基板10の主面にソース領域2および
ドレイン領域3が形成されている。ゲート1は、その一
部が深溝11の内部に食い込むように、半導体基板10
の上に、ゲート絶縁膜9を介して形成されている。すな
わち、ゲート1は、深溝】1の側壁および底壁に沿って
折曲げられている。なお、ゲートの占有面積は従来の半
導体装置と同じである。
10の主面であって、ゲート1の下方部分に、深さWT
の深溝11が、ゲート1の幅方向Aに並んで複数個形成
されている。深溝11のゲート長方向の長さ、すなわち
トレンチ長TLが、ゲート長GLよりも大きくなるよう
に、この深溝11は形成される。深溝11の側壁および
底壁を含む半導体基板10の主面にソース領域2および
ドレイン領域3が形成されている。ゲート1は、その一
部が深溝11の内部に食い込むように、半導体基板10
の上に、ゲート絶縁膜9を介して形成されている。すな
わち、ゲート1は、深溝】1の側壁および底壁に沿って
折曲げられている。なお、ゲートの占有面積は従来の半
導体装置と同じである。
また、第3図において、IXa−IXa、 IXb −
IXb、IXc−IXcに沿う断面図は、いずれも、第
9図に示すものと同じであるから、図示された半導体装
置はMOSトランジスタにほかならない。
IXb、IXc−IXcに沿う断面図は、いずれも、第
9図に示すものと同じであるから、図示された半導体装
置はMOSトランジスタにほかならない。
今、従来の半導体装置のトランジスタ幅をWeとし、深
溝の深さをWTとし、深溝の数をnとすると、本実施例
に係る半導体装置のトランジスタ幅W、は、次式で表わ
される。
溝の深さをWTとし、深溝の数をnとすると、本実施例
に係る半導体装置のトランジスタ幅W、は、次式で表わ
される。
WD −W(+ 2 n Wv
上式において、WT>0であるので、W、>W。となる
。
。
したがって、実施例によれば、従来と同じ占有面積で、
トランジスタ幅の大きなMOSトランジスタが形成され
得る。
トランジスタ幅の大きなMOSトランジスタが形成され
得る。
次に、第1図〜第3図に示す半導体装置の製造工程を、
第4A図〜第4D図(断面図)および第5A図〜第5D
図(平面図)に示す。
第4A図〜第4D図(断面図)および第5A図〜第5D
図(平面図)に示す。
第4A図および第5A図を参照して、半導体基板たとえ
ばシリコン基板10の主面であって、形成予定のゲート
の下方に位置する部分に、該ゲート電極の幅方向に並ぶ
複数個の深溝11を形成する。
ばシリコン基板10の主面であって、形成予定のゲート
の下方に位置する部分に、該ゲート電極の幅方向に並ぶ
複数個の深溝11を形成する。
次に、第4B図および第5B図を参照して、このシリコ
ン基板15を熱酸化し、深溝11を含む半導体基板の主
面上にゲート酸化膜9を形成する。
ン基板15を熱酸化し、深溝11を含む半導体基板の主
面上にゲート酸化膜9を形成する。
その後、ポリシリコン1aを深溝11の内部を含むシリ
コン基板10の全面に堆積(デポ)させる。
コン基板10の全面に堆積(デポ)させる。
次に、レジストを塗布し、このレジストを、形成予定の
ゲートのパターンに、写真製版技術によりバターニング
し、レジストパターン12を形成する。
ゲートのパターンに、写真製版技術によりバターニング
し、レジストパターン12を形成する。
次に、第4C図および第5C図を参照して、レジストパ
ターン12をマスクにして、ポリシリコン1aを反応性
イオンエツチングによりエツチングし、引き続きゲート
絶縁膜9をエツチングし、ゲート1を形成する。その後
レジストを除去する。
ターン12をマスクにして、ポリシリコン1aを反応性
イオンエツチングによりエツチングし、引き続きゲート
絶縁膜9をエツチングし、ゲート1を形成する。その後
レジストを除去する。
次に、第4D図および第5D図を参照して、全面にレジ
ストを塗布し、形成すべきソース・ドレイン領域のパタ
ーンが現われるように、該レジストをパターニングする
。このレジストパターンをマスクにして、シリコン基板
と反対の導電型の不純物(P型シリコン基板ならN型の
不純物であるP、Asなど、N型シリコン基板ならP型
不純物であるBなど)を注入する。その後、アニールを
行なうと、シリコン基板10の主面にソース拳ドレイン
領域2,3が形成され、MOS)ランジスタが得られる
。
ストを塗布し、形成すべきソース・ドレイン領域のパタ
ーンが現われるように、該レジストをパターニングする
。このレジストパターンをマスクにして、シリコン基板
と反対の導電型の不純物(P型シリコン基板ならN型の
不純物であるP、Asなど、N型シリコン基板ならP型
不純物であるBなど)を注入する。その後、アニールを
行なうと、シリコン基板10の主面にソース拳ドレイン
領域2,3が形成され、MOS)ランジスタが得られる
。
第6図は、この発明の他の実施例に係る半導体装置の断
面図である。第6図に示す実施例は、以下の点を除いて
、第3図に示す実施例と同様であるので、同一または相
当する部分には同一符号を付しその説明を省略する。
面図である。第6図に示す実施例は、以下の点を除いて
、第3図に示す実施例と同様であるので、同一または相
当する部分には同一符号を付しその説明を省略する。
第6図に示す実施例が第3図に示す実施例と異なる点は
、第3図に示す実施例の場合には深溝の深さが一定であ
ったのに対し、第6図に示すものは、深溝の深さを異な
らせて形成している点である。それぞれの深溝11の深
さをW□1.W□2゜W、、、WT4とすると、この場
合のトランジスタ幅Woは、次式のようになる。
、第3図に示す実施例の場合には深溝の深さが一定であ
ったのに対し、第6図に示すものは、深溝の深さを異な
らせて形成している点である。それぞれの深溝11の深
さをW□1.W□2゜W、、、WT4とすると、この場
合のトランジスタ幅Woは、次式のようになる。
WO−W。+ 2 (W71 +WT 2 +w□3
+w□4) また、一般に、深溝の数をnとすると、次式の関係が成
立する。
+w□4) また、一般に、深溝の数をnとすると、次式の関係が成
立する。
W7 = Wc +2 (WT + + W72 +
・・・+ WT rl )これらの式は、結局、深溝の
数が大きくなるにつれて、トランジスタ幅Woが大きく
なることを示している。
・・・+ WT rl )これらの式は、結局、深溝の
数が大きくなるにつれて、トランジスタ幅Woが大きく
なることを示している。
第7図は、この発明のさらに他の実施例に係る半導体装
置の断面図である。この実施例では、nチャネルMO5
FETとpチャネルMO5FETが混在しているCMO
3の例である。シリコン基板(P型)10の主面にnウ
ェル23が形成され、このnウェル23内にpチャネル
MO5FET25が形成され、p型シリコン基板12に
はnチャネルMO8FET26が形成されている。半導
体基板10の主面であって、それぞれのゲート1の下方
に位置する部分に、ゲート1の幅方向に複数の深溝11
が形成されている。そして、それぞれのゲート1,1の
一部はこれらの深溝11の内部に食い込んで形成されて
いる。それぞれのゲート1.1がこの深溝11の側壁お
よび底壁に沿って折曲げられている結果、この実施例に
おいても、集積密度を変化させずに、トランジスタ幅が
大きくなっている。
置の断面図である。この実施例では、nチャネルMO5
FETとpチャネルMO5FETが混在しているCMO
3の例である。シリコン基板(P型)10の主面にnウ
ェル23が形成され、このnウェル23内にpチャネル
MO5FET25が形成され、p型シリコン基板12に
はnチャネルMO8FET26が形成されている。半導
体基板10の主面であって、それぞれのゲート1の下方
に位置する部分に、ゲート1の幅方向に複数の深溝11
が形成されている。そして、それぞれのゲート1,1の
一部はこれらの深溝11の内部に食い込んで形成されて
いる。それぞれのゲート1.1がこの深溝11の側壁お
よび底壁に沿って折曲げられている結果、この実施例に
おいても、集積密度を変化させずに、トランジスタ幅が
大きくなっている。
以上、具体的な実施例を挙げて、この発明の半導体装置
について説明したが、この発明は、その精神または主要
な特徴から逸脱することなく、他の色々な形で実施する
ことができる。それゆえ、前述の実施例はあらゆる点で
単なる例示にすぎず、限定的に解釈してはならない。本
発明の範囲は、特許請求の範囲によって示すものであっ
て、明細書本文には何ら拘束されない。さらに、特許請
求の範囲の均等範囲に属する変形や変更は、すべて本発
明の範囲内のものである。
について説明したが、この発明は、その精神または主要
な特徴から逸脱することなく、他の色々な形で実施する
ことができる。それゆえ、前述の実施例はあらゆる点で
単なる例示にすぎず、限定的に解釈してはならない。本
発明の範囲は、特許請求の範囲によって示すものであっ
て、明細書本文には何ら拘束されない。さらに、特許請
求の範囲の均等範囲に属する変形や変更は、すべて本発
明の範囲内のものである。
[発明の効果]
以上説明したとおり、この発明によれば、主面を有する
半導体基板と、上記゛V導体基板の上に形成された上記
MOS)−ランジスタのゲートと、上記半導体基板の主
面であって、上記ゲートの下方に位置する部分に、上記
ゲートの幅方向に並んで形成された1以上の溝と、を備
え、上記ゲートの一部は上記溝の内部に食い込んで形成
されているので、ゲートは溝の側壁および底壁に沿って
折曲げられる。その結果!!J積度を何ら変えず、トラ
ンジスタ幅を大きくすることができる。その結果、電気
特性の向上した半導体装置が得られるという効果を奏す
る。
半導体基板と、上記゛V導体基板の上に形成された上記
MOS)−ランジスタのゲートと、上記半導体基板の主
面であって、上記ゲートの下方に位置する部分に、上記
ゲートの幅方向に並んで形成された1以上の溝と、を備
え、上記ゲートの一部は上記溝の内部に食い込んで形成
されているので、ゲートは溝の側壁および底壁に沿って
折曲げられる。その結果!!J積度を何ら変えず、トラ
ンジスタ幅を大きくすることができる。その結果、電気
特性の向上した半導体装置が得られるという効果を奏す
る。
第1図はこの発明の一実施例に係る半導体装置の斜視図
である。第2図は、第1図に示す実施例に係る半導体装
置の平面図である。第3図は第2図における■−■線に
沿う断面図である。第4A図〜第4D図および第5A図
〜第5D図は、この発明の一実施例に係る半導体装置の
製造工程を示した図である。第6図はこの発明の他の実
施例の断面図である。第7図は、この発明のさらに他の
実施例の断面図である。第8rXJは従来のMO5I−
ランジスタの平面図である。第9図は第8図におけるI
X−IX線に沿う断面図である。 図において、1はゲート、2はソース領域、3はドレイ
ン領域、9はゲート絶縁膜、10はシリコン基板、11
は深溝、Aはゲートの幅方向を表わす。 なお、各図中、同一符号は同一または相当部分を示す。
である。第2図は、第1図に示す実施例に係る半導体装
置の平面図である。第3図は第2図における■−■線に
沿う断面図である。第4A図〜第4D図および第5A図
〜第5D図は、この発明の一実施例に係る半導体装置の
製造工程を示した図である。第6図はこの発明の他の実
施例の断面図である。第7図は、この発明のさらに他の
実施例の断面図である。第8rXJは従来のMO5I−
ランジスタの平面図である。第9図は第8図におけるI
X−IX線に沿う断面図である。 図において、1はゲート、2はソース領域、3はドレイ
ン領域、9はゲート絶縁膜、10はシリコン基板、11
は深溝、Aはゲートの幅方向を表わす。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 MOSトランジスタを含む半導体装置であって、主面を
有する半導体基板と、 前記半導体基板の上に形成された前記MOSトランジス
タのゲート電極と、 前記半導体基板の主面であって、前記ゲート電極の下方
に位置する部分に、前記ゲート電極の幅方向に並んで形
成された1以上の溝と、を備え、前記ゲート電極の一部
は前記溝の内部に食い込んで形成されている、半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28927288A JPH02134871A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28927288A JPH02134871A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02134871A true JPH02134871A (ja) | 1990-05-23 |
Family
ID=17741015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28927288A Pending JPH02134871A (ja) | 1988-11-15 | 1988-11-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02134871A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006049826A (ja) * | 2004-07-01 | 2006-02-16 | Seiko Instruments Inc | トレンチ構造を利用した横型半導体装置及びその製造方法 |
CN102569404A (zh) * | 2012-01-18 | 2012-07-11 | 苏州市职业大学 | 低导通电阻的横向扩散mos半导体器件 |
CN103280455A (zh) * | 2013-04-28 | 2013-09-04 | 苏州市职业大学 | 横向扩散型低导通电阻mos器件 |
JP2013179333A (ja) * | 2007-07-27 | 2013-09-09 | Seiko Instruments Inc | 半導体装置 |
-
1988
- 1988-11-15 JP JP28927288A patent/JPH02134871A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006049826A (ja) * | 2004-07-01 | 2006-02-16 | Seiko Instruments Inc | トレンチ構造を利用した横型半導体装置及びその製造方法 |
JP2013179333A (ja) * | 2007-07-27 | 2013-09-09 | Seiko Instruments Inc | 半導体装置 |
CN102569404A (zh) * | 2012-01-18 | 2012-07-11 | 苏州市职业大学 | 低导通电阻的横向扩散mos半导体器件 |
CN103280455A (zh) * | 2013-04-28 | 2013-09-04 | 苏州市职业大学 | 横向扩散型低导通电阻mos器件 |
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