JPH0620134B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0620134B2 JPH0620134B2 JP62190884A JP19088487A JPH0620134B2 JP H0620134 B2 JPH0620134 B2 JP H0620134B2 JP 62190884 A JP62190884 A JP 62190884A JP 19088487 A JP19088487 A JP 19088487A JP H0620134 B2 JPH0620134 B2 JP H0620134B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- convex portion
- gate electrode
- gate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、大容量メモリなどの半導体装置に係り、特に
絶縁ゲート型電界効果トランジスタ（ＭＯＳ ＦＥＴ）
の構造に関する。
絶縁ゲート型電界効果トランジスタ（ＭＯＳ ＦＥＴ）
の構造に関する。
（従来の技術） 従来のＮチャネルMOS FETは、通常は、第３図に示すよ
うに、Ｐ型シリコン基板３１上にゲート絶縁膜（酸化
膜）３２を介してゲート電極３３が形成され、このゲー
ト電極３３の下方のチャネル領域の両側（基板表面）に
それぞれ不純物拡散領域からなるドレイン領域３４およ
びソース領域３５が形成されている。
うに、Ｐ型シリコン基板３１上にゲート絶縁膜（酸化
膜）３２を介してゲート電極３３が形成され、このゲー
ト電極３３の下方のチャネル領域の両側（基板表面）に
それぞれ不純物拡散領域からなるドレイン領域３４およ
びソース領域３５が形成されている。
上記構造のMOS FETの電流駆動能力はＶd＞ＶG−VTの条
件下で と表わされる。ここで、Ｌ，Ｗはチャネル長およびチャ
ネル幅、μは易動度、Ｃoxはゲート酸化膜容量であり、
Vd，VG，VTはドレイン電圧、ゲート電圧、ゲート閾値電
圧である。MOS FETにおいては、電子は基板表面の数＋
Åの反転層中しか流れないので、前式(1)中の易動度μ
は基板中のそれの数分の１に低下する。また、ゲート電
圧VGを高くすると、基板表面の電界が強まり、易動度が
小さくなってしまう。従って、前記従来の構造を有する
MOS FETは、電流駆動能力を十分に向上させることが不
可能であった。
件下で と表わされる。ここで、Ｌ，Ｗはチャネル長およびチャ
ネル幅、μは易動度、Ｃoxはゲート酸化膜容量であり、
Vd，VG，VTはドレイン電圧、ゲート電圧、ゲート閾値電
圧である。MOS FETにおいては、電子は基板表面の数＋
Åの反転層中しか流れないので、前式(1)中の易動度μ
は基板中のそれの数分の１に低下する。また、ゲート電
圧VGを高くすると、基板表面の電界が強まり、易動度が
小さくなってしまう。従って、前記従来の構造を有する
MOS FETは、電流駆動能力を十分に向上させることが不
可能であった。
また、前記従来の構造を有するMOS FETは、高集積化に
伴ってサイズの縮小化を図ろうとしてチャネル長を短か
くすると、短チャネル効果による問題等が生じるので、
サイズの縮小化に対する制約が大きかった。
伴ってサイズの縮小化を図ろうとしてチャネル長を短か
くすると、短チャネル効果による問題等が生じるので、
サイズの縮小化に対する制約が大きかった。
（発明が解決しようとする課題） 本発明は、上記したようにMOSトランジスタのサイズの
縮小化を図ろうとする短チャネル効果等の問題による制
約が大きい点を解決すべくなされたもので、MOSトラン
ジスタのサイズの縮小化および高集積化が可能になり、
しかも電流駆動能力の向上を容易に実現し得る半導体装
置を提供することを目的とする。
縮小化を図ろうとする短チャネル効果等の問題による制
約が大きい点を解決すべくなされたもので、MOSトラン
ジスタのサイズの縮小化および高集積化が可能になり、
しかも電流駆動能力の向上を容易に実現し得る半導体装
置を提供することを目的とする。
（課題を解決するための手段） 本発明の半導体集積回路は、半導体基板の表面に選択的
に形成された凸部の側面のうちの少なくとも対向し合う
２個の側面にそれぞれゲート絶縁膜を介して対向するよ
うに形成されたゲート電極と、凸部の先端表面に形成さ
れたソースあるいはドレイン領域となる第１の不純物拡
散領域と、凸部の底部の周辺で、かつゲート電極の下端
近傍の基板表面の所定領域に形成されたドレインあるい
はソース領域となる第２の不純物領域とを具備する。そ
して、ゲート電極に対向する基板表面反転層の最大空乏
層幅Ｘｄと凸部の幅ＬＳとの間にＬＳ≦２Ｘｄの関係を
有することを特徴とする。
に形成された凸部の側面のうちの少なくとも対向し合う
２個の側面にそれぞれゲート絶縁膜を介して対向するよ
うに形成されたゲート電極と、凸部の先端表面に形成さ
れたソースあるいはドレイン領域となる第１の不純物拡
散領域と、凸部の底部の周辺で、かつゲート電極の下端
近傍の基板表面の所定領域に形成されたドレインあるい
はソース領域となる第２の不純物領域とを具備する。そ
して、ゲート電極に対向する基板表面反転層の最大空乏
層幅Ｘｄと凸部の幅ＬＳとの間にＬＳ≦２Ｘｄの関係を
有することを特徴とする。
（作用） 上記半導体集積回路においては、凸部の少なくとも一対
の対向し合う側面部にそれぞれ、縦方向（縦型）のＭＯ
Ｓ ＦＥＴが形成され、これらのＭＯＳ ＦＥＴが並列
接続されることで、１個のＭＯＳ ＦＥＴが得られる。
このＭＯＳ ＦＥＴのチャネルは、凸部の高さ方向に形
成されるので、短チャネル効果等の問題が発生しないよ
うに、あるいは軽減するように凸部の高さを設定するこ
とによって、トランジスタサイズの縮小が可能になる。
の対向し合う側面部にそれぞれ、縦方向（縦型）のＭＯ
Ｓ ＦＥＴが形成され、これらのＭＯＳ ＦＥＴが並列
接続されることで、１個のＭＯＳ ＦＥＴが得られる。
このＭＯＳ ＦＥＴのチャネルは、凸部の高さ方向に形
成されるので、短チャネル効果等の問題が発生しないよ
うに、あるいは軽減するように凸部の高さを設定するこ
とによって、トランジスタサイズの縮小が可能になる。
さらに、ゲート電極に対向する凸部表面反転層の最大空
乏層幅Ｘｄと前記凸部の幅ＬＳとの間にＬＳ≦２Ｘｄの
関係を有することにより、凸部中で、互いの空乏層どう
しが互いに接触するようになり、対向し合うＭＯＳ Ｆ
ＥＴは、互いに他方のゲートバイアスを高める働きをす
る。このため、しきい値電圧ＶＴを、互いに低めあう。
しきい値電圧ＶＴが低められると、凸部側面の表面中に
形成される反転層中のキャリア濃度が高まるようにな
り、ＭＯＳ ＦＥＴの電流駆動能力が向上する。
乏層幅Ｘｄと前記凸部の幅ＬＳとの間にＬＳ≦２Ｘｄの
関係を有することにより、凸部中で、互いの空乏層どう
しが互いに接触するようになり、対向し合うＭＯＳ Ｆ
ＥＴは、互いに他方のゲートバイアスを高める働きをす
る。このため、しきい値電圧ＶＴを、互いに低めあう。
しきい値電圧ＶＴが低められると、凸部側面の表面中に
形成される反転層中のキャリア濃度が高まるようにな
り、ＭＯＳ ＦＥＴの電流駆動能力が向上する。
さらに、対向し合うＭＯＳ ＦＥＴでは、ＬＳ≦２Ｘｄ
の関係より、チャネル空乏層中の電荷が通常に比べて実
効的に減少することから、上記反転層内のゲート方向電
界（垂直方向電界）が低減する。このため、キャリア易
動度も、高まるようになり、この点からＭＯＳ ＦＥＴ
の電流駆動能力が向上する。
の関係より、チャネル空乏層中の電荷が通常に比べて実
効的に減少することから、上記反転層内のゲート方向電
界（垂直方向電界）が低減する。このため、キャリア易
動度も、高まるようになり、この点からＭＯＳ ＦＥＴ
の電流駆動能力が向上する。
このように、互いに対向し合う縦型ＭＯＳ ＦＥＴのゲ
ートバイアスの相互作用により、ＭＯＳ ＦＥＴの電流
駆動能力が、反転層中のキャリア濃度の増大、キャリア
易動度の増大の両者から、高まるようになる。
ートバイアスの相互作用により、ＭＯＳ ＦＥＴの電流
駆動能力が、反転層中のキャリア濃度の増大、キャリア
易動度の増大の両者から、高まるようになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図(a)乃至(d)は、たとえば大容量DRAMのメモリセル
用ＭＯＳトランジスタの形成工程を示している。即ち、
先ず第１図(a)に示すように、Ｐ型シリコン基板１の表
面にマスクパターン２を形成し、このパターン２をマス
クとしてRIE（反応性イオンエッチング）法等により基
板表面を異方的にエッチングすることによって、基板表
面に選択的に凸部１′を形成する。この後、上記RIE用
のマスクパターン２を除去し、第１図(b)に示すよう
に、基板上面の全面に厚さ２００Å程度の熱酸化膜３を
熱酸化法により形成する。次に、基板上面の全面に多結
晶シリコン膜４を厚さ４０００Å程度となるようにCVD
（化学的気相成長）法により堆積形成する。さらに、こ
の多結晶シリコン膜４にリン拡散を行ってＮ+ドーピン
グを行う。次に、多結晶シリコン膜４上に所定のマスク
パターン（図示せず）を形成し、このパターンをマスク
としてRIE法等により多結晶シリコン膜４を異方的にエ
ッチングする。この場合、第１図(c)に示すように前記
凸部１′の側面のうちの一対の対向し合う側面部にゲー
ト電極51，52となる多結晶シリコン膜を残すと共に、第
２図に示すように上記ゲート電極51，52の下端部に連な
る基板上面部の所定領域にゲート配線５３となる多結晶
シリコン膜を残す。この後、上記RIE用のマスクパター
ンを除去し、基板上面にイオン注入用のマスクパターン
（図示せず）を形成し、このマスクパターンをマスクと
して前記凸部１′の先端表面および凸部１′の底部の周
辺で前記ゲート電極51，52の下端近傍の基板表面の所定
領域に基板１とは逆導電型の不純物イオン（たとえばＡ
s+）を注入する。従って、アニール処理を経ると、第１
図(d)に示すように、上記ゲート電極51，52の上端近傍
の基板表面（凸部１′の先端部）にソースまたはドレイ
ン領域用の第１の不純物拡散領域６が形成され、上記ゲ
ート電極51，52の下端近傍の基板表面（凸部１′の底部
の周辺部）にドレインまたはソース領域用の第２の不純
物拡散領域７1，７2が形成される。
用ＭＯＳトランジスタの形成工程を示している。即ち、
先ず第１図(a)に示すように、Ｐ型シリコン基板１の表
面にマスクパターン２を形成し、このパターン２をマス
クとしてRIE（反応性イオンエッチング）法等により基
板表面を異方的にエッチングすることによって、基板表
面に選択的に凸部１′を形成する。この後、上記RIE用
のマスクパターン２を除去し、第１図(b)に示すよう
に、基板上面の全面に厚さ２００Å程度の熱酸化膜３を
熱酸化法により形成する。次に、基板上面の全面に多結
晶シリコン膜４を厚さ４０００Å程度となるようにCVD
（化学的気相成長）法により堆積形成する。さらに、こ
の多結晶シリコン膜４にリン拡散を行ってＮ+ドーピン
グを行う。次に、多結晶シリコン膜４上に所定のマスク
パターン（図示せず）を形成し、このパターンをマスク
としてRIE法等により多結晶シリコン膜４を異方的にエ
ッチングする。この場合、第１図(c)に示すように前記
凸部１′の側面のうちの一対の対向し合う側面部にゲー
ト電極51，52となる多結晶シリコン膜を残すと共に、第
２図に示すように上記ゲート電極51，52の下端部に連な
る基板上面部の所定領域にゲート配線５３となる多結晶
シリコン膜を残す。この後、上記RIE用のマスクパター
ンを除去し、基板上面にイオン注入用のマスクパターン
（図示せず）を形成し、このマスクパターンをマスクと
して前記凸部１′の先端表面および凸部１′の底部の周
辺で前記ゲート電極51，52の下端近傍の基板表面の所定
領域に基板１とは逆導電型の不純物イオン（たとえばＡ
s+）を注入する。従って、アニール処理を経ると、第１
図(d)に示すように、上記ゲート電極51，52の上端近傍
の基板表面（凸部１′の先端部）にソースまたはドレイ
ン領域用の第１の不純物拡散領域６が形成され、上記ゲ
ート電極51，52の下端近傍の基板表面（凸部１′の底部
の周辺部）にドレインまたはソース領域用の第２の不純
物拡散領域７1，７2が形成される。
なお、基板上面に層間絶縁膜（図示せず）を形成し、さ
らに絶縁膜にコンタクトホールを形成した後に金属配線
（図示せず）を形成し、上記第２の不純物拡散領域
７1，７2相互を電気的に接続する。なお、第２図におい
て、８1，８2は第２の不純物拡散領域７1，７2上のコン
タクト部、９はゲート配線５３上のコンタクト部、１０
は第１の不純物拡散領域６上のコンタクト部である。
らに絶縁膜にコンタクトホールを形成した後に金属配線
（図示せず）を形成し、上記第２の不純物拡散領域
７1，７2相互を電気的に接続する。なお、第２図におい
て、８1，８2は第２の不純物拡散領域７1，７2上のコン
タクト部、９はゲート配線５３上のコンタクト部、１０
は第１の不純物拡散領域６上のコンタクト部である。
上記構造によって、凸部１′の一対の対向し合う側面部
それぞれに縦方向（縦型）のMOS FETが形成され、この
各MOSトランジスタが並列接続されて１個のＭＯＳトラ
ンジスタとして形成されている。
それぞれに縦方向（縦型）のMOS FETが形成され、この
各MOSトランジスタが並列接続されて１個のＭＯＳトラ
ンジスタとして形成されている。
従って、上記MOSトランジスタにおいては、チャネルが
凸部１′の高さ方向に形成されているので、サイズを縮
小しても短チャネル効果等の問題が発生しないように、
あるいは軽減するように凸部１′の高さを設定すること
が可能である。
凸部１′の高さ方向に形成されているので、サイズを縮
小しても短チャネル効果等の問題が発生しないように、
あるいは軽減するように凸部１′の高さを設定すること
が可能である。
また、ゲート電極51，52に高論理レベルの電圧が印加さ
れたとき、一方のゲート電極５1(または５2)の電圧によ
って他方のゲート電極５2（または５1）側の基板内部の
ポテンシャルが上がり、そのゲート閾値電圧VTが下が
る。従って、上記他方のゲート電極５2(または５1)に対
向する基板表面の反転層中のキャリア濃度Ｑ＝Ｃox（Vg
−VT）が大きくなり、前式(1)から明らかなようにMOSト
ランジスタの電流駆動能力が向上することになる。しか
も、上記基板ポテンシャルの上昇効果によって、上記他
方のゲート電極５2（または５1）側の基板表面のゲート
方向電界は減少するので、この基板表面の電子の易動度
が増大して基板中の易動度に近づいていく。即ち、上記
構造のＭＯＳトランジスタにおいては、ゲート電極
５1，５2それぞれのバイアス電圧によって、各縦型ＭＯ
Ｓトランジスタにおけるキャリア濃度とキャリア易動度
との増大効果が生じ、高駆動能力が達成されている。こ
の場合、上記キャリア濃度とキャリア易動度との増大効
果を得るためには、第１図(d)中に点線で示すように、
各縦型MOSトランジスタの反転層の空乏層同士が連なる
必要があり、この空乏層の最大層Ｘdと凸部１′の幅ＬS
との間にＬS≦２Ｘdの関係を持たせる必要がある。ここ
で、 （但し、ＶＤはドレイン電圧、ＮＳは基板の不純物濃
度）の関係があるので、微細化により凸部１′の幅ＬＳ
を小さくすると共に基板の不純物濃度ＮＳの小さいウエ
ハを用いるか、又はそのウエハ中に形成されたうすいＰ
ウエルを用いることによって上記関係を満たすことがで
きる。
れたとき、一方のゲート電極５1(または５2)の電圧によ
って他方のゲート電極５2（または５1）側の基板内部の
ポテンシャルが上がり、そのゲート閾値電圧VTが下が
る。従って、上記他方のゲート電極５2(または５1)に対
向する基板表面の反転層中のキャリア濃度Ｑ＝Ｃox（Vg
−VT）が大きくなり、前式(1)から明らかなようにMOSト
ランジスタの電流駆動能力が向上することになる。しか
も、上記基板ポテンシャルの上昇効果によって、上記他
方のゲート電極５2（または５1）側の基板表面のゲート
方向電界は減少するので、この基板表面の電子の易動度
が増大して基板中の易動度に近づいていく。即ち、上記
構造のＭＯＳトランジスタにおいては、ゲート電極
５1，５2それぞれのバイアス電圧によって、各縦型ＭＯ
Ｓトランジスタにおけるキャリア濃度とキャリア易動度
との増大効果が生じ、高駆動能力が達成されている。こ
の場合、上記キャリア濃度とキャリア易動度との増大効
果を得るためには、第１図(d)中に点線で示すように、
各縦型MOSトランジスタの反転層の空乏層同士が連なる
必要があり、この空乏層の最大層Ｘdと凸部１′の幅ＬS
との間にＬS≦２Ｘdの関係を持たせる必要がある。ここ
で、 （但し、ＶＤはドレイン電圧、ＮＳは基板の不純物濃
度）の関係があるので、微細化により凸部１′の幅ＬＳ
を小さくすると共に基板の不純物濃度ＮＳの小さいウエ
ハを用いるか、又はそのウエハ中に形成されたうすいＰ
ウエルを用いることによって上記関係を満たすことがで
きる。
また、上記実施例は、凸部１′の一対の対向し合う側面
部にのみ縦型ＭＯＳトランジスタを設けたが、別の一対
の対向し合う側面部にも上記と同様な縦型ＭＯＳトラン
ジスタを設け、各縦型MOSトランジスタを並列接続して
１個のMOSトランジスタとして形成すれば、電流駆動能
力は一層向上する。また、凸部１′の側面のうち一対の
対向し合う側面を含む３個の側面部にそれぞれ縦型MOS
トランジスタを形成した場合でも、前記実施例と同様な
効果が得られる。また、凸部１′の３側面部以上に縦型
ＭＯＳトランジスタを形成する場合には、各ゲート電極
の下端近傍の基板表面に形成される第２の不純物拡散領
域同士が連なるので、この第２の不純物拡散領域上のコ
ンタクト部は１個に減少させることも可能である。
部にのみ縦型ＭＯＳトランジスタを設けたが、別の一対
の対向し合う側面部にも上記と同様な縦型ＭＯＳトラン
ジスタを設け、各縦型MOSトランジスタを並列接続して
１個のMOSトランジスタとして形成すれば、電流駆動能
力は一層向上する。また、凸部１′の側面のうち一対の
対向し合う側面を含む３個の側面部にそれぞれ縦型MOS
トランジスタを形成した場合でも、前記実施例と同様な
効果が得られる。また、凸部１′の３側面部以上に縦型
ＭＯＳトランジスタを形成する場合には、各ゲート電極
の下端近傍の基板表面に形成される第２の不純物拡散領
域同士が連なるので、この第２の不純物拡散領域上のコ
ンタクト部は１個に減少させることも可能である。
上述したように、本発明によれば、ＭＯＳトランジスタ
のサイズの縮小化が可能になり、その高集積化が可能に
なり、しかも、その電流駆動能力の向上を容易に実現し
得る半導体装置を提供できる。
のサイズの縮小化が可能になり、その高集積化が可能に
なり、しかも、その電流駆動能力の向上を容易に実現し
得る半導体装置を提供できる。
第１図(a)乃至(d)はそれぞれ、本発明の一実施例に係る
ＭＯＳトランジスタを製造工程順に示した断面図、第２
図は第１図(d)のＭＯＳトランジスタの平面パターンを
示す図、第３図は従来のＭＯＳトランジスタを示す断面
図である。 １……Ｐ型シリコン基板、１′……凸部、３……ゲート
絶縁膜、５1，５2……ゲート電極、６……第１の不純物
領域、７1，７2……第２の不純物領域。
ＭＯＳトランジスタを製造工程順に示した断面図、第２
図は第１図(d)のＭＯＳトランジスタの平面パターンを
示す図、第３図は従来のＭＯＳトランジスタを示す断面
図である。 １……Ｐ型シリコン基板、１′……凸部、３……ゲート
絶縁膜、５1，５2……ゲート電極、６……第１の不純物
領域、７1，７2……第２の不純物領域。
Claims (3)
- 【請求項１】半導体基板の表面に選択的に形成された凸
部の側面のうちの少なくとも対向し合う２個の側面にそ
れぞれゲート絶縁膜を介して対向するように形成された
ゲート電極と、 前記凸部の先端表面に形成されたソースあるいはドレイ
ン領域となる第１の不純物拡散領域と、 前記凸部の底部の周辺で、かつ前記ゲート電極の下端近
傍の基板表面の所定領域に形成されたドレインあるいは
ソース領域となる第２の不純物領域とを具備し、 前記ゲート電極に対向する凸部表面反転層の最大空乏層
幅Ｘｄと前記凸部の幅ＬＳとの間にＬＳ≦２Ｘｄの関係
を有することを特徴とする半導体装置。 - 【請求項２】前記各対向するゲート電極のうち、一方の
ゲート電極の電圧によって、他方のゲート電極側の前記
凸部内部のポテンシャルを上昇させることでしきい値を
下げることを特徴とする特許請求の範囲第１項に記載の
半導体装置。 - 【請求項３】前記凸部は、前記基板中に形成されたこの
基板よりも低濃度のウェル領域に設けられていることを
特徴とする特許請求の範囲第１項および第２項いずれか
１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190884A JPH0620134B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190884A JPH0620134B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435957A JPS6435957A (en) | 1989-02-07 |
| JPH0620134B2 true JPH0620134B2 (ja) | 1994-03-16 |
Family
ID=16265346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62190884A Expired - Lifetime JPH0620134B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620134B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112067B2 (ja) * | 1990-01-24 | 1995-11-29 | 株式会社東芝 | 半導体装置 |
| JPH07120800B2 (ja) * | 1990-01-25 | 1995-12-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR100673105B1 (ko) | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207675A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｍｉｓ型半導体装置 |
-
1987
- 1987-07-30 JP JP62190884A patent/JPH0620134B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6435957A (en) | 1989-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518127B2 (en) | Trench DMOS transistor having a double gate structure | |
| JP3383377B2 (ja) | トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法 | |
| JP2582794B2 (ja) | 半導体装置及びその製造方法 | |
| JP2859351B2 (ja) | 半導体装置の製造方法 | |
| KR19990036252A (ko) | 양자 도트 모스 트랜지스터 및 그 제조 방법 | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| EP1589585A1 (en) | Semiconductor device and its manufacturing method | |
| JPH0621468A (ja) | 絶縁ゲート型半導体装置 | |
| JP3060976B2 (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH0770721B2 (ja) | 半導体装置 | |
| JPH07249770A (ja) | 半導体装置及びその製造方法 | |
| JP3284992B2 (ja) | 半導体装置とその製造方法 | |
| US5191397A (en) | SOI semiconductor device with a wiring electrode contacts a buried conductor and an impurity region | |
| JP2002026323A (ja) | トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法 | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPS62136877A (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JP2519284B2 (ja) | 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 | |
| JPH0620134B2 (ja) | 半導体装置 | |
| JP2712359B2 (ja) | 半導体装置の製造方法 | |
| JP2888857B2 (ja) | 半導体装置 | |
| KR100306744B1 (ko) | 트렌치게이트전력소자의제조방법 | |
| US6333230B1 (en) | Scalable high-voltage devices | |
| JPH0794717A (ja) | 半導体装置及びその製造方法 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| JP2941984B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080316 Year of fee payment: 14 |