JP2859351B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2859351B2 JP2859351B2 JP2029315A JP2931590A JP2859351B2 JP 2859351 B2 JP2859351 B2 JP 2859351B2 JP 2029315 A JP2029315 A JP 2029315A JP 2931590 A JP2931590 A JP 2931590A JP 2859351 B2 JP2859351 B2 JP 2859351B2
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- oxide film
- layer
- well region
- mosfet
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にＵ字形
トレンチを有する半導体層表面に形成されたいわゆるＵ
−MOSFET等のように縦方向チャネルを有する電界効果ト
ランジスタのチャネル抵抗低減に関するものである。
トレンチを有する半導体層表面に形成されたいわゆるＵ
−MOSFET等のように縦方向チャネルを有する電界効果ト
ランジスタのチャネル抵抗低減に関するものである。
第３図は、例えば文献「アイ イー イー イー ト
ランザクションズ エレクトリカル デバイス（IEEE T
ransactions Electrical Device）,ED−34（11）,p.232
9,1987」に示された従来のＮチャネルＵ−MOSFETを示す
断面図である。図において、１はN+半導体基板でその上
にN-エピタキシャル層２が形成されている。これらのN+
半導体基板１及びN-エピタキシャル層２はドレイン領域
として働く。N-エピタキシャル層２上にはＰウェル領域
３が形成されている。このＰウェル領域３はN-エピタキ
シャル層２の表面にエピタキシャル成長させることによ
って得られる。Ｐウェル領域３を貫通する形でＵ字形の
溝が形成され、この溝内にはゲート絶縁膜８を介して、
例えば高濃度にドープされたポリシリコン９からなるゲ
ート電極11が埋め込まれている。
ランザクションズ エレクトリカル デバイス（IEEE T
ransactions Electrical Device）,ED−34（11）,p.232
9,1987」に示された従来のＮチャネルＵ−MOSFETを示す
断面図である。図において、１はN+半導体基板でその上
にN-エピタキシャル層２が形成されている。これらのN+
半導体基板１及びN-エピタキシャル層２はドレイン領域
として働く。N-エピタキシャル層２上にはＰウェル領域
３が形成されている。このＰウェル領域３はN-エピタキ
シャル層２の表面にエピタキシャル成長させることによ
って得られる。Ｐウェル領域３を貫通する形でＵ字形の
溝が形成され、この溝内にはゲート絶縁膜８を介して、
例えば高濃度にドープされたポリシリコン９からなるゲ
ート電極11が埋め込まれている。
また上記Ｐウェル領域３の表面にはN+ソース領域６が
形成されている。このN+ソース領域６とN-エピタキシャ
ル層（ドレイン領域）２との間にあり、かつ絶縁膜８に
沿ったＰウェル領域３の部分21がチャネル領域として規
定される。N+ソース領域６及びＰウェル領域３に電気的
に接続するように表面一面に金属のソース電極12が形成
され、又、N+半導体基板（ドレイン領域）１と電気的に
接続するように裏面一面に金属のドレイン電極13が形成
されている。
形成されている。このN+ソース領域６とN-エピタキシャ
ル層（ドレイン領域）２との間にあり、かつ絶縁膜８に
沿ったＰウェル領域３の部分21がチャネル領域として規
定される。N+ソース領域６及びＰウェル領域３に電気的
に接続するように表面一面に金属のソース電極12が形成
され、又、N+半導体基板（ドレイン領域）１と電気的に
接続するように裏面一面に金属のドレイン電極13が形成
されている。
次に動作について説明する。
ドレイン端子Ｄが高電位、ソース端子Ｓが低電位（又
はアース電位）となるように主電圧を印加する。この状
態でゲート端子Ｇに正のバイアスを印加すると、チャネ
ル領域21に反転層が形成され、N+ソース領域６からチャ
ネル層21を通ってN-エピタキシャル層（ドレイン領域）
２に電子電流が流れ、トランジスタはオン状態となる。
ゲート端子Ｇのバイアスをアースと短絡させるか、又は
負にバイアスすることによりチャネル領域21の反転層は
消滅し、トランジスタはオフ状態となる。
はアース電位）となるように主電圧を印加する。この状
態でゲート端子Ｇに正のバイアスを印加すると、チャネ
ル領域21に反転層が形成され、N+ソース領域６からチャ
ネル層21を通ってN-エピタキシャル層（ドレイン領域）
２に電子電流が流れ、トランジスタはオン状態となる。
ゲート端子Ｇのバイアスをアースと短絡させるか、又は
負にバイアスすることによりチャネル領域21の反転層は
消滅し、トランジスタはオフ状態となる。
このようにチャネルが縦方向に形成されるＵ−MOSFET
ではチャネルが横方向に形成されるＤ−MOSFET、つまり
チャネル領域を２重拡散（Double diffusion）により形
成した一般的なMOSFETと比べて次のような利点がある。
ではチャネルが横方向に形成されるＤ−MOSFET、つまり
チャネル領域を２重拡散（Double diffusion）により形
成した一般的なMOSFETと比べて次のような利点がある。
まず、第１にＵ−MOSFETでは１つのゲート電極５とそ
の両側のN+ソース領域６を含む１ユニットセルの表面積
がＤ−MOSFETのそれよりも小さくでき、セルの高集積度
化が可能となる。
の両側のN+ソース領域６を含む１ユニットセルの表面積
がＤ−MOSFETのそれよりも小さくでき、セルの高集積度
化が可能となる。
また、第２にＤ−MOSFETで問題となるウェル相互間で
生じるＪ−FET効果がＵ−MOSFETではその構造上、存在
しないことにより極めて低いオン抵抗の半導体装置が得
られる。
生じるＪ−FET効果がＵ−MOSFETではその構造上、存在
しないことにより極めて低いオン抵抗の半導体装置が得
られる。
従来のＵ−MOSFETは以下のように構成されており、セ
ルの高密度化が可能なことからオン抵抗を低減化させる
ことができる利点があるが、高密度化を図るためにはよ
り幅の狭い溝を形成する必要があり、従って微細幅，高
アスペクト比のトレンチ技術と埋め込み技術が要求さ
れ、製作上の大きな制約になるなどの問題点があった。
ルの高密度化が可能なことからオン抵抗を低減化させる
ことができる利点があるが、高密度化を図るためにはよ
り幅の狭い溝を形成する必要があり、従って微細幅，高
アスペクト比のトレンチ技術と埋め込み技術が要求さ
れ、製作上の大きな制約になるなどの問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、従来のトレンチ技術を用いたプロセスによ
り、一層オン抵抗の低いＵ−MOSFETを搭載した半導体装
置を製造することができる半導体装置の製造方法を得る
ことを目的とする。
れたもので、従来のトレンチ技術を用いたプロセスによ
り、一層オン抵抗の低いＵ−MOSFETを搭載した半導体装
置を製造することができる半導体装置の製造方法を得る
ことを目的とする。
この発明に係る半導体装置の製造方法は、Ｎ型半導体
層上にＰ型エピタキシャル層を形成した後、該エピタキ
シャル層を選択的に除去して上記Ｎ型半導体層に達する
複数の溝を形成することにより、隣接する上記溝間にＰ
型エピタキシャル領域を形成する工程に加えて、隣接す
る上記溝間に形成されたＰ型エピタキシャル領域の幅が
0.5μｍ程度となるまで該溝表面を酸化して酸化膜を形
成する工程と、該酸化膜を除去する工程とを設けるもの
である。
層上にＰ型エピタキシャル層を形成した後、該エピタキ
シャル層を選択的に除去して上記Ｎ型半導体層に達する
複数の溝を形成することにより、隣接する上記溝間にＰ
型エピタキシャル領域を形成する工程に加えて、隣接す
る上記溝間に形成されたＰ型エピタキシャル領域の幅が
0.5μｍ程度となるまで該溝表面を酸化して酸化膜を形
成する工程と、該酸化膜を除去する工程とを設けるもの
である。
この発明に係る半導体装置の製造方法においては、従
来のＵ−MOSFETの製造プロセスに、ウエル幅縮小のため
の酸化膜の形成工程と、該酸化膜の除去工程とを加えた
でけであるため、従来のプロセスフローを大幅に変更す
ることなく、よりオン抵抗の低い半導体装置を製造する
ことができる。
来のＵ−MOSFETの製造プロセスに、ウエル幅縮小のため
の酸化膜の形成工程と、該酸化膜の除去工程とを加えた
でけであるため、従来のプロセスフローを大幅に変更す
ることなく、よりオン抵抗の低い半導体装置を製造する
ことができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の製造
方法により得られるＮチャネルMOSFETを示す断面図であ
る。図において、第３図に示す従来のＮチャネルMOSFET
との相違点はＰウェル領域3aの幅（図中2dで示す）が0.
5μｍ程度に狭く制御されていることである。
方法により得られるＮチャネルMOSFETを示す断面図であ
る。図において、第３図に示す従来のＮチャネルMOSFET
との相違点はＰウェル領域3aの幅（図中2dで示す）が0.
5μｍ程度に狭く制御されていることである。
通常、酸化膜ゲート構造に電圧を印加した場合、その
電界効果は酸化膜直下のSi層までしか及ばないが、酸化
膜ゲート同士が対向して設置されており、かつその間に
挟まれたSi層の幅が十分小さい時、上記Si層内の電位は
一方の酸化膜ゲートの電位に加えて他方の酸化膜ゲート
の電位の影響も受けることになるため、上記Si層全体が
反転するようになる。従って、上記Ｐウエルの幅2dを0.
5μｍ程度以下にすると、Ｐウェル領域全体が反転しや
すくなる。Ｐウェル領域全体が反転した時の電流は、例
えば「アイ イー イー プロシーディング（IEE PROC
EEDING）,Vol.134,Pt.I,No.6,ディッセンバー（DECEMBE
R）1987」によれば以下のように表わされる。
電界効果は酸化膜直下のSi層までしか及ばないが、酸化
膜ゲート同士が対向して設置されており、かつその間に
挟まれたSi層の幅が十分小さい時、上記Si層内の電位は
一方の酸化膜ゲートの電位に加えて他方の酸化膜ゲート
の電位の影響も受けることになるため、上記Si層全体が
反転するようになる。従って、上記Ｐウエルの幅2dを0.
5μｍ程度以下にすると、Ｐウェル領域全体が反転しや
すくなる。Ｐウェル領域全体が反転した時の電流は、例
えば「アイ イー イー プロシーディング（IEE PROC
EEDING）,Vol.134,Pt.I,No.6,ディッセンバー（DECEMBE
R）1987」によれば以下のように表わされる。
同式中、μｎは電子の移動度 ND -はN-ドレイン層の濃度 ND +はN+ドレイン層の濃度 ｑは単位電荷量 ｄはＰウェル領域の幅の1/2の寸法 ｚはＰウェル領域の奥行き W-はN-ドレイン層の厚さ W+はN+ドレイン層の厚さ VDはドレイン電極の電位 である。
同式より明らかなようにIDはＰウェルの幅2dの半分ｄ
と比例関係になっていることにより、Ｐウェル全体が反
転する範囲で最もｄを大きくしたとき、IDも最大とな
り、従ってチャネル抵抗が最も低下するため低オン抵抗
化されたＮチャネルMOSFETが得られる。
と比例関係になっていることにより、Ｐウェル全体が反
転する範囲で最もｄを大きくしたとき、IDも最大とな
り、従ってチャネル抵抗が最も低下するため低オン抵抗
化されたＮチャネルMOSFETが得られる。
次に第１図に示すＮチャネルMOSFETの製造手順を第２
図を参照しつつ説明する。
図を参照しつつ説明する。
まず第２図（ａ）に示すように、N+半導体基板１上に
N-エピタキシャル層２をエピタキシャル成長する。これ
らのN+半導体基板１及びN-エピタキシャル層２はドレイ
ン領域として働く。エピタキシャル層２の表面にさらに
Ｐエピタキシャル層３をエピタキシャル成長させる。
N-エピタキシャル層２をエピタキシャル成長する。これ
らのN+半導体基板１及びN-エピタキシャル層２はドレイ
ン領域として働く。エピタキシャル層２の表面にさらに
Ｐエピタキシャル層３をエピタキシャル成長させる。
次に第２図（ｂ）に示すように、Ｐエピタキシャル層
３の表面に酸化膜４を形成し、さらに所定の形状にパタ
ーニングされたレジスト５を形成する。そして矢印に示
すようにレジスト５をマスクとしてＮ型不純物をＰエピ
タキシャル層３を選択的にイオン注入し、さらに熱処理
を施してN+ソース領域６を形成する。
３の表面に酸化膜４を形成し、さらに所定の形状にパタ
ーニングされたレジスト５を形成する。そして矢印に示
すようにレジスト５をマスクとしてＮ型不純物をＰエピ
タキシャル層３を選択的にイオン注入し、さらに熱処理
を施してN+ソース領域６を形成する。
次に第２図（ｃ）に示すように、酸化膜４をパターニ
ングし、パターニングされた酸化膜４をマスクとして異
方性エッチングを行い、N+ソース領域６及びＰエピタキ
シャル領域３を貫通してN-エピタキシャル層２に達する
Ｕ字形の溝20を掘り込む。結果として残ったＰエピタキ
シャル層の部分がＰウエル領域3aとなる。
ングし、パターニングされた酸化膜４をマスクとして異
方性エッチングを行い、N+ソース領域６及びＰエピタキ
シャル領域３を貫通してN-エピタキシャル層２に達する
Ｕ字形の溝20を掘り込む。結果として残ったＰエピタキ
シャル層の部分がＰウエル領域3aとなる。
次に第２図（ｄ）に示すように、表面及び溝20の内面
にわたって厚い酸化膜７を形成し、Ｐウェル領域3aの幅
が５μｍ程度になるように制御する。
にわたって厚い酸化膜７を形成し、Ｐウェル領域3aの幅
が５μｍ程度になるように制御する。
次に第２図（ｅ）に示すように、一旦上記酸化膜７を
除去し、改めて酸化膜８を形成する。この酸化膜８は上
記溝20の側面にあってはゲート絶縁膜の役割を果たす。
除去し、改めて酸化膜８を形成する。この酸化膜８は上
記溝20の側面にあってはゲート絶縁膜の役割を果たす。
次に第２図（ｆ）に示すように、CVD法などにより、
例えば不純物をドープしたポリシリコン層９を堆積し、
上記溝20を埋め込む。
例えば不純物をドープしたポリシリコン層９を堆積し、
上記溝20を埋め込む。
そして第２図（ｇ）に示すように、エッチバック法な
どの平坦化技術により表面を平坦化し、溝内のみポリシ
リコン層９を残す。この残されたポリシリコン層９がゲ
ート電極11となる。また熱酸化を行い、表面部分を酸化
膜10で覆う。しかる後、Ｐウェル領域3aとＰエピタキシ
ャル層3b上の酸化膜10を除去し、メタライズ処理を施し
て表面にソース電極12,裏面にドレイン電極13を形成す
る。なお、上記溝20を形成した後もＰウェル領域3aとＰ
エピタキシャル層3bは一体的に構成されているため、Ｐ
エピタキシャル層3bの表面に形成されたソース電極部分
を介してＰウェル領域3aはソース電極12と接続してい
る。
どの平坦化技術により表面を平坦化し、溝内のみポリシ
リコン層９を残す。この残されたポリシリコン層９がゲ
ート電極11となる。また熱酸化を行い、表面部分を酸化
膜10で覆う。しかる後、Ｐウェル領域3aとＰエピタキシ
ャル層3b上の酸化膜10を除去し、メタライズ処理を施し
て表面にソース電極12,裏面にドレイン電極13を形成す
る。なお、上記溝20を形成した後もＰウェル領域3aとＰ
エピタキシャル層3bは一体的に構成されているため、Ｐ
エピタキシャル層3bの表面に形成されたソース電極部分
を介してＰウェル領域3aはソース電極12と接続してい
る。
以上の工程を経ることにより、第１図に示す構造のＮ
チャネルＵ−MOSFETを得る。
チャネルＵ−MOSFETを得る。
このように本実施例の製造方法により得られる装置で
は、Ｕ−MOSFETの、ゲート電極９で挟まれたＰウェル領
域3aの幅を0.5μｍ以下に設定したので、オン時には該
ウエル領域全域が反転領域となるとともに、上記ウエル
領域を流れる電流が、該ウエル領域全域が反転領域とな
る範囲において、最も大きくなり、これにより一層オン
抵抗を低減することができる。
は、Ｕ−MOSFETの、ゲート電極９で挟まれたＰウェル領
域3aの幅を0.5μｍ以下に設定したので、オン時には該
ウエル領域全域が反転領域となるとともに、上記ウエル
領域を流れる電流が、該ウエル領域全域が反転領域とな
る範囲において、最も大きくなり、これにより一層オン
抵抗を低減することができる。
また本実施例の製造方法では、従来のプロセスに酸化
膜の形成及びその除去の工程を加えただけであるため、
従来のプロセス・フローを大幅に変更することなく半導
体装置を製造することができる。
膜の形成及びその除去の工程を加えただけであるため、
従来のプロセス・フローを大幅に変更することなく半導
体装置を製造することができる。
以上のように、この発明に係る半導体装置の製造方法
によれば、従来のＵ−MOSFETの形成プロセスに加えて、
Ｐウェル領域の幅を狭めるための酸化膜の形成工程と、
該酸化膜の除去工程とを付加しただけであるため、より
オン抵抗の低い半導体装置を、従来のプロセスフローを
大幅に変更することなく形成することができる効果があ
る。
によれば、従来のＵ−MOSFETの形成プロセスに加えて、
Ｐウェル領域の幅を狭めるための酸化膜の形成工程と、
該酸化膜の除去工程とを付加しただけであるため、より
オン抵抗の低い半導体装置を、従来のプロセスフローを
大幅に変更することなく形成することができる効果があ
る。
第１図はこの発明の一実施例による半導体装置の製造方
法により得られるＵ−MOSFETの構造を説明するための断
面側面図、第２図（ａ）〜第２図（ｇ）は第１図のＵ−
MOSFETの製造手順を示す断面側面図、第３図は従来のＵ
−MOSFETの構造を示す断面側面図である。 図において、１はN+半導体基板、２はN-エピタキシャル
層、3,3bはＰエピタキシャル層、3aはＰウェル領域、4,
7,8,10は酸化膜、５はレジスト、６はN+ソース領域、９
は不純物のドープされたポリシリコン層、11はゲート電
極、12はソース電極、13はドレイン電極、20はトレンチ
溝、21はチャネル反転領域である。 なお図中同一符号は同一又は相当部分を示す。
法により得られるＵ−MOSFETの構造を説明するための断
面側面図、第２図（ａ）〜第２図（ｇ）は第１図のＵ−
MOSFETの製造手順を示す断面側面図、第３図は従来のＵ
−MOSFETの構造を示す断面側面図である。 図において、１はN+半導体基板、２はN-エピタキシャル
層、3,3bはＰエピタキシャル層、3aはＰウェル領域、4,
7,8,10は酸化膜、５はレジスト、６はN+ソース領域、９
は不純物のドープされたポリシリコン層、11はゲート電
極、12はソース電極、13はドレイン電極、20はトレンチ
溝、21はチャネル反転領域である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】第１導電型の半導体層上に絶縁膜を介して
ゲート電極を横方向に複数配設し、上記ゲート電極相互
間にゲート絶縁膜を介して第２導電型のウエル領域を設
け、該ウエル領域表面部に第１導電型の半導体領域を形
成し、上記半導体層表面側に該第１導電型の半導体領域
と接続されるよう第１の電極層を、裏面側に第２の電極
層を形成している素子構造を有し、上記縦方向チャネル
が形成される上記ウエル領域の幅が0.5μｍ程度に設定
された半導体装置を製造する方法において、 上記第１導電型の半導体層上に第２導電型の半導体層を
形成した後、該第２導電型の半導体層を選択的に除去し
て上記第１導電型半導体層に達する複数の溝を形成する
ことにより、隣接する上記溝間に第２導電型の半導体領
域を形成する工程と、 上記第２導電型半導体領域の幅が0.5μｍ程度となるま
で該溝表面を酸化して酸化膜を形成する工程と、 該酸化膜を除去した後、上記溝表面を再度酸化してゲー
ト酸化膜を形成し、該溝内にゲート電極を埋め込む工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029315A JP2859351B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
| US07/640,922 US5303049A (en) | 1990-01-18 | 1991-01-14 | Electronic still camera with enhanced tonal rendition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2029315A JP2859351B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232276A JPH03232276A (ja) | 1991-10-16 |
| JP2859351B2 true JP2859351B2 (ja) | 1999-02-17 |
Family
ID=12272789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2029315A Expired - Lifetime JP2859351B2 (ja) | 1990-01-18 | 1990-02-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5303049A (ja) |
| JP (1) | JP2859351B2 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3396553B2 (ja) | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
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| US5748234A (en) * | 1994-09-13 | 1998-05-05 | Intel Corporation | Video processing system and method |
| US5784099A (en) * | 1994-09-13 | 1998-07-21 | Intel Corporation | Video camera and method for generating time varying video images in response to a capture signal |
| EP0756418A3 (en) * | 1995-07-27 | 1999-05-12 | Hitachi Denshi Kabushiki Kaisha | Image pick-up and recording apparatus for high contrast object |
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| US7630006B2 (en) * | 1997-10-09 | 2009-12-08 | Fotonation Ireland Limited | Detecting red eye filter and apparatus using meta-data |
| US7042505B1 (en) | 1997-10-09 | 2006-05-09 | Fotonation Ireland Ltd. | Red-eye filter method and apparatus |
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