JP2893835B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、蓄積層を利用した縦型MOS半導体装置の製
造方法に関する。

〔従来技術〕 従来の蓄積層を利用したMOS半導体装置としては、特
開昭55−108768号公報（静電誘導サイリスタ）がある。

第４図に、上記公報に記載されている断面構造図の一
つを引用して示す。なお、図中の番号は、便宜のため付
け直した。

第４図において、１はn^-ドレイン領域、20はp⁺型領
域、11はドレイン電極であり、p⁺領域20とはオーミック
接続している。３はn⁺ソース領域、２はゲート電極であ
り、ドレイン領域１およびソース領域３とはゲート絶縁
膜４によって絶縁されている。ゲート絶縁膜４のドレイ
ン電極11と対向する面の膜厚は、耐圧を高くするために
厚くつくられている。また33はソース電極であり、ソー
ス領域３とオーミック接続している。

なお、第４図では絶縁ゲートとソース領域からなる構
造単位が２個半示されているが、全体のチップにはこの
ような構造単位がさらに複数並列に配置されているもの
である。

ドレイン領域３のうちで２つの絶縁ゲートに挟まれた
部分を、このデバイス構造の「チャネル」と呼ぶことに
し、図中Ｈで表わされる２つの絶縁ゲート間の距離を
「チャネル領域の厚み」、図中のＬを「チャネル長」と
呼ぶことにする。

なお、前記公報はサイリスタの特許であり、第４図の
構造はp₊型領域20を有していることによってバイポーラ
素子になっている。

一方、後述する本発明の製造方法によって実現される
半導体装置にはp⁺領域20の記述はなく、ユニポーラ素子
であるが、ソース領域およびゲート電極の構造は同じで
あり、p⁺領域20の有無はこれらの機能、構造に影響する
ものではない。

まず、上記のごとき蓄積層を利用したMOS半導体素子
の動作について簡単に説明する。

ソース電極33は接地され、ドレイン電極11には正の電
圧が印加される。そしてゲート電極２が接地されるか若
しくはしかるべき負の電位が印加され、チャネル領域に
空乏層が展開されていると、伝導電子はソース領域３か
ら流れ出ることができず電流は遮断される。また、ゲー
ト電極の負電位が取り払われ、チャネル領域の空乏層が
消滅するか、或はしかるべき正の電位が印加され、絶縁
ゲート周辺に電子の蓄積層が形成されると、ソース領域
とドレイン領域は導通し、主電流が流れる。絶縁ゲート
周辺に蓄積層に形成されると、蓄積層の導電率は低いの
でチャネル領域分の抵抗はドレイン領域のドリフト抵抗
に比べて殆ど無視し得るくらいになる。

また、上記の構造では、ソース領域３から伝導電子が
放出されると、ドレイン側のp⁺領域20から少数キャリア
である正孔が注入され、n^-ドレイン領域１の抵抗は伝導
度変調効果によってさらに低くなる。

しかし、上記のような構造にあってはチャネル構造に
以下のような制限がある。すなわち、前述したように主
電流の遮断は絶縁ゲート周辺に展開される空乏層による
わけであるが、接合ゲートと異なる絶縁ゲートの場合に
は、ゲート絶縁膜周辺に少数キャリアの反転層が形成さ
れることにより、展開し得る空乏層の幅には限界があ
る。そのためチャネル領域の不純物濃度N_Dとチャネル領
域の厚みＨには、下記（１）式で与えられる制限ができ
る。

上式において、ｑは素電荷、εはドレイン領域の半導
体の誘電率である。またφ_fは半導体のフェルミポテン
シャルの絶対値であり、下記（２）式で与えられる。

上式において、ｋはボルツマン定数、Ｔは絶対温度、
N_iはドレイン領域の半導体の真性キャリア濃度である。

上記（１）式の意味は、チャネル領域の厚みＨの値
を、一方の絶縁ゲートが展開し得る空乏層幅の２倍以下
にする必要があることを示している。

上記Ｈの値が式の右辺よりも大きくなると、ゲートに
いくら電圧を印加しても電流を遮断することが出来なく
なる。

数値の一例を示すと、半導体がシリコンの場合、ドレ
イン領域の不純物濃度が１×10¹⁴cm^-3ではゲート間隔は
4.8μｍ以下、１×10¹⁵cm^-3では1.7μｍ以下であること
が要求される。

ところが、低耐圧用デバイスなどのように不純物濃度
が或る程度高いことが要求される場合には、上記の制限
に適応した微細な構造を形成することが困難になる。

上記の「チャネル領域の厚みの制限」を回避する方法
として、特公昭62−44698号公報（絶縁ゲート型トラン
ジスタ）に記載されているようなものが提案されてい
る。

上記のデバイスは、駆動用のＵ字型絶縁ゲートの近傍
にもう一つの固定電位の制御ゲートを設け、この制御ゲ
ートの電位によってデバイスの諸特性を制御する構造に
なっている。

なお、固定電位の制御ゲートは、pn接合ゲートでもシ
ョットキーゲートでも、もちろん別系統の絶縁ゲートで
もよい。

上記のデバイスにおいて、接合ゲートを用い、制御ゲ
ートをソース電位に固定した場合の断面図を第５図
（ａ）に示す。

第５図において、１はｎ型ドレイン領域、11はドレイ
ン電極であり、ドレイン領域１とはオーミック接続して
いる。２はn⁺型ソース領域、３は駆動用のゲート電極で
あり、ドレイン領域１およびソース領域２とはゲート絶
縁膜４によって絶縁されている。５は層間絶縁膜、６は
ｐ型領域で第２の制御ゲートである。ソース電極22はｐ
型領域６とソース領域２に電気的に接続している。

ｐ型領域の不純物濃度が濃ければ、ビルドイン空乏層
は殆どｎ型ドレイン領域に展開され、前記（１）式で示
した制限外でもエート電極の展開する空乏層との干渉に
よってチャネル領域（２種のゲートに挟まれたドレイン
領域）を電気的に遮断することが出来る。なお、電流の
導通は先の従来例と同様に、絶縁ゲート周辺に蓄積層を
形成することによって得られる。

また、第５図（ｂ）に示すように、別個の端子66を設
け、制御ゲート６に負の固定電位を印加する方法もあ
る。

上記第５図（ａ）、（ｂ）における制御用ゲート６の
形成方法としては、第５図（ｃ）に示すように、絶縁ゲ
ートの間にフォトプロセスで選択的にｐ型不純物をイオ
ン注入し、拡散させて第５図（ａ）の構造を形成する方
法が最も一般的である。

なお、第５図（ｃ）において、100はレジスト、600は
ｐ型不純物がイオン注入された領域を示す。

また、別な方法としては、第５図（ｄ）に示すよう
に、（ｃ）と同様にフォトプロセスを用いて第１の絶縁
ゲートの間の特定の領域に溝を形成し、溝の内側にｐ型
不純物を拡散させる方法もある。或は、そのまま金属を
埋設してショットキー接合にする方法なども考えられ
る。

しかし、上記の方法においては、次のごとき問題があ
る。

まず第１の問題は、デバイスのしきい値の偏りに関す
る問題である。すなわち、第２の制御ゲート（以下、
「第２ゲート」と記載）形成のためのフォトマスクの
「合わせ」がずれると、第２ゲートを挟む左右のチャネ
ルのしきい値が違ってくる。これはデバイスの特性上好
ましくない。

また、第２の問題は、デバイスの電流容量を上げるた
めにパターンを微細化していく際の問題である。上記第
１の問題も考慮して、チャネル領域のサイズは、フォト
装置の合わせ精度の５〜10倍程度に設定しておく必要が
ある。第２ゲートを形成する際にフォトプロセスを用い
るならば、このことは避けて通れない。一例を挙げる
と、最小形成可能パターンサイズが３μｍ、合わせ精度
が0.5μｍのフォト装置を使うとすれば、デバイス構造
の最小単位の大きさは、凡そ６〜８μｍ程度がパターン
縮小の限界になる。

〔発明が解決しようとする課題〕

上記のように、第一の従来例の構造では、チャネル領
域の遮断が可能なチャネルの厚みに制限があり、チャネ
ル領域の不純物濃度の高い低耐圧のデバイスには適応が
困難であった。

また、第二の従来例の構造では、上記のごとき第一の
従来の問題は回避できるが、フォトプロセスの精度の限
界により、しきい値の制御や電流容量を増すためのパタ
ーンの微細化に際して限界がある、という問題があっ
た。

本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、ドレイン領域とソース領域と
の間に、ソース領域と同電位の金属によるショットキー
接合と絶縁ゲート電極によって挟まれたチャネル領域を
有する蓄積層利用型の縦型MOS半導体装置の製造方法に
おいて、適切な微細化を実現し、工業的に簡便な製造方
法を提供することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明においては、特
許請求の範囲に記載するように構成している。

すなわち、本発明においては、蓄積層を利用したMOS
半導体装置の製造工程において、絶縁ゲート用の縦型溝
を形成するにあたり、基板上にパターニングされたマス
ク材越しに、初めにサイドエッチの生じる等方性エッチ
ングによって基板の一部を蝕刻し、その後に同一マスク
によって表面に垂直に異方性エッチングすることによ
り、庇をもつ形状のＴ字型の絶縁ゲートを形成し、この
庇をマスクにして基板を表面から垂直に異方性エッチン
グし、この溝に金属を埋設することにより、庇の下に残
った基板領域をチャネル領域とするように構成したもの
である。

〔作用〕

上記の方法によれば、チャネルの厚みＨは、最初の基
板の等方エッチングのサイドエッチの大きさによって制
御され、0.2〜２μｍ程度まで、ばらつき少なく制御す
ることが出来る。したがって、不純物濃度が濃い基板の
場合でもチャネルの遮断が可能であり、微細化な構造単
位を実現し得る。また、不純物密度が薄い場合でもチャ
ネルの厚みが薄くても不都合はなく、微細なパターンに
よって単位面積当たりのチャネルの密度を向上させ、電
流容量を上げることが出来る。

〔発明の実施例〕

本発明の構造方法を説明する前に、本発明の製造方法
によって実現される半導体装置の一例の構造と動作原理
について説明する。

第２図はｎ型シリコンを基板にした場合の一例の主要
部断面図である。

第２図において、１はn^-型ドレイン領域、11はドレイ
ン電極、３はn⁺型ソース領域、33はドレイン領域とショ
ットキー接合する金属で、ソース領域３とも接続してい
るソース電極である。また、２はゲート電極であり、金
属またはp⁺型にドープされたポリシリコンからなる。４
はゲート酸化膜、５は層間絶縁膜である。

また、ドレイン領域中の絶縁ゲート電極とショットキ
ー接合に挟まれた部分を、この半導体装置の「チャネ
ル」と呼ぶことにする。また、絶縁ゲート電極とショッ
トキー接合との距離Ｈ（以後、これを「チャネルの厚
み」と記載）は、ショットキー接合のゼロバイアス状態
の空乏層の厚さよりも短い。

なお、チャネルの長さＬがチャネルの厚みＨと同程度
若しくはそれ以下の場合は、デバイスの特性は３極管特
性となり、ＬがＨの３倍程度以上の場合は５極管特性に
近くなる。

このデバイスは、ソース電極33は接地し、ドレイン電
極11には正の電圧を印加して使用する。ゲート電極２が
接地状態のときは、ゲート電極２の材料とチャネル領域
との仕事関数差ならびにソース電極33によるショットキ
ー接合の効果により、チャネル領域は空乏化されてドレ
イン・ソース間に電流は流れない。また、ゲート電極２
に正の電位を印加すると、ゲート絶縁膜周辺に蓄積層が
形成され、ドレイン・ソース間は導通する。

第３図は、第２図中のＡ−Ａ′断面に沿ったバンド構
造を示した図であり、便宜のため伝導帯の下端線のみを
示す。図中、φ_Bは第２図中のドレイン領域１とソース
電極33とのなすショットキー接合の障壁の高さである。
そして第３図（ａ）はゲート電圧が０ボルトの場合、第
３図（ｂ）はゲートに然るべき正電位を印加して絶縁ゲ
ート周辺に蓄積層が形成された状態を示している。

ゲート電圧が０ボルトの場合には、第３図（ａ）のよ
うに、チャネル領域は、ショットキー障壁と、ゲート電
極材料とチャネル領域との半導体の仕事関数差によって
空乏化していて電子は流れない。

また、ゲートにしかるべき正の電位が印加された場合
には、第３図（ｂ）のように、ゲート絶縁膜周辺に蓄積
層が形成されてソース領域とドレイン領域とを電気的に
接続する。

次に、前記第２図に示した半導体装置の製造方法を第
１図に基づいて説明する。

第１図は、本発明の製造方法の一実施例の工程示す断
面図である。

まず、第１図（ａ）に示すごとく、ドレイン領域１と
なるｎ型半導体基板の表面にn⁺型領域３を形成する。こ
れはエピタキシャル成長法に依っても表面からの不純物
拡散に依っても構わない。この基板の表面に、薄い差名
膜100、LOCOS用の窒化珪素膜101およびエッチング保護
用の酸化膜102を順次形成し、ゲート電極を形成する場
所の三層膜を異方性ドライエッチングによって蝕刻す
る。

次に、第１図（ｂ）に示すごとく、等方性エッチング
により、表面のn⁺を浅くエッチングする。このとき、マ
スク下にサイドエッチが生じる。このサイドエッチの量
が将来のチャネルの厚みＨを決める。このサイドエッチ
の量は、凡そ0.2〜２μｍ程度まで、ばらつき少なく制
御することが可能である。

次に、第１図（ｃ）に示すごとく、異方性ドライエッ
チングにより、n^-型領域１の一部にまで基板をエッチン
グする。

次に、エッチングによって形成された溝の内部を犠牲
酸化によって20nm程度除去する。このとき酸化膜100の
うち、サイドエッチによって露出した部分も除去され
る。その後、ウェットエッチングによってマスク下の窒
化珪素膜101を除去し、第１図（ｄ）に示すごとき形状
にする。

次に、第１図（ｅ）に示すごとく、ゲート酸化膜４を
形成し、さらにp⁺ドープしたポリシリコン（２の部分）
を溝に埋め込み、表面を平坦化する。

次に、第１図（ｆ）に示すごとく、LOCOS酸化法によ
って露出したポリシリコン表面を酸化して層間絶縁膜５
を形成し、ゲート電極２を他から絶縁する。

次に、第１図（ｇ）に示すごとく、マスクの窒化珪素
膜101とその下の薄い酸化膜100を除去し、異方性ドライ
エッチングによって基板を蝕刻する。するとゲート膜化
膜４の側面に、ゲート形成時の等方性エッチングによっ
て出来たサイドエッチ部のひさしによって、シリコンの
薄いサイドウォールが形成される。この部分がチャネル
領域となる。

次に、第１図（ｈ）に示すごとく、上記の蝕刻して形
成した溝に基板n^-領域とショットキー接合する金属を埋
め込む。この金属は表面のn⁺領域とはオーミックコンタ
クトしてソース電極33となる。

上記のごとき（ａ）〜（ｈ）の工程によって前記第２
図のごとき半導体装置が完成する。

上記のように、本発明においては、縦型の絶縁ゲート
を形成するにあたり、マスク材越しに、先ずサイドエッ
チの生じる等方性エッチングによって半導体の基板の一
部を蝕刻し、後に同じマスクによって異方性のドライエ
ッチングを施すことにより、庇のあるＴ字型断面形状の
絶縁ゲートを形成し、次にこの絶縁ゲートをマスクにし
て基板領域を異方性ドライエッチングし、庇の下にある
絶縁ゲートの側壁に半導体領域を残し、その基板領域の
異方性ドライエッチングによる溝に、その基板とショッ
トキー接合する金属を埋設し、絶縁ゲート側壁の半導体
領域をチャネル領域とする。

チャネルの厚みＨは絶縁ゲート形成時の等方性エッチ
ングのサイドエッチの量によって定まり、およそ0.2〜
２μｍ程度の範囲でばらつき少なく制御される。

従来技術による方法では、前記第２図のソース電極33
を形成するのにフォトプロセスを用いるのが、その手法
ではフォト装置の最小形成可能パターンサイズを３μｍ
とすると、ゲート用のパターンとの重ね合わせも考え
て、デバイスの構造単位（第２図では構造単位の半分が
示されている）の大きさは７μｍ以上にならざるを得な
い。しかし、本発明の製造方法によれば、この部分を上
記のごとくセルフアライン方式で形成するため、デバイ
スの構造単位は３μｍ程度にまで縮小することができ
る。また、これによって基板不純物濃度の高い、低耐圧
用デバイスにも応用することが可能となる。

〔発明の効果〕

以上説明したごとく本発明においては、従来フォトプ
ロセスで形成していたショットキー接合する電極を、庇
のあるＴ字型の絶縁ゲートを利用してセルフアライン方
式で形成することにより、チャネルの厚みを従来より１
桁程度小さく、かつ精密に作ることが出来る。そのため
デバイスの構造単位を小さくして素子の電流容量を高
め、かつ基板不純物濃度の高い低耐圧の素子にも応用す
ることが出来る、という優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の製造方法の一実施例を示す断面図、第
２図は本発明の製造方法によって実現される半導体装置
の一例の主要部断面図、第３図は第２図中のＡ−Ａ′断
面に沿ったバンド構造を示す図であり、（ａ）は第２図
の半導体装置が阻止状態の場合を示す図、（ｂ）は導通
状態の場合を示す図、第４図および第５図はそれぞれ従
来装置の一例の断面図である。 ＜符号の説明＞ １…n^-型ドレイン領域 ２…ゲート電極 ３…n⁺型ソース領域 ４…ゲート酸化膜 ５…層間絶縁膜 11…ドレイン電極 20…p⁺型領域 33…ソース電極 100…酸化膜 101…窒化珪素膜 102…酸化膜

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/78 H01L 21/336

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ドレイン領域となる第一導電型半導体基体
   の一主面の表面に接して内部に形成された第一導電型の
   高濃度不純物領域からなるソース領域を有し、上記ソー
   ス領域に接して上記ソース領域と同電位の金属からなる
   ショットキー接合と絶縁ゲート電極とによって挟まれた
   領域を有する半導体装置を製造する方法において、 上記半導体基体表面に形成されたエッチング用マスク材
   をパターンニングする工程と、 上記パターン上から上記半導体基体を等方性エッチング
   する工程と、 上記パターン上から上記半導体基体を異方性エッチング
   する工程と、 エッチングされた溝の内壁にゲート酸化膜を形成する工
   程と、 上記溝内に導電性ゲート材料を埋め込む工程と、 上記導電性ゲート材料の表面を絶縁物で被覆して上記半
   導体基体と絶縁し、導電性ゲートとその表面の絶縁膜と
   からなる絶縁ゲートを形成する工程と、 上記絶縁ゲートをマスクにして上記半導体基体を異方性
   エッチングし、上記絶縁ゲートの側壁に上記半導体基体
   のサイドウォールを形成する工程と、 上記サイドウォールに接してショットキー接合する金属
   電極を形成する工程と、を少なくとも含むことを特徴と
   する半導体装置の製造方法。