JPH03289141A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、蓄積層を利用した縦型ＭＯ８半導体装置の製
造方法に関する。

〔従来技術〕

従来の蓄積層を利用したＭＯ８半導体装置としては、特
開昭５５−１０８７６８号公報（静電誘導サイリスタ）
がある。

第４図に、上記公報に記載されている断面構造図の一つ
を引用して示す。なお、図中の番号は、便宜のため付は
直した。

第４図において、１はｎ−ドレイン領域、２０はＰ＋型
領域、１１はドレイン電極であり、Ｐ＋領域２０とはオ
ーミック接続している。３はｎ＋ソース領域、２はゲー
ト電極であり、ドレイン領域１およびソース領域３とは
ゲート絶縁膜４によって絶縁されている。ゲート絶縁膜
４のドレイン電極１１と対向する面の膜厚は、耐圧を高
くするために厚くつくられている。また３３はソース電
極であり、ソース領域３とオーミック接続している。

なお、第４図では絶縁ゲートとソース領域からなる構造
単位が２個半示されているが、全体のチップにはこのよ
うな構造単位がさらに複数並列に配置されているもので
ある。

ドレイン領域３のうちで２つの絶縁ゲートに挟まれた部
分を、このデバイス構造の「チャネル」と呼ぶことにし
１図中Ｈで表わされる２つの絶縁ゲート間の髭離を「チ
ャネル領域の厚み」、図中のＬを「チャネル長」と呼ぶ
ことにする。

なお、前記公報はサイリスタの特許であり、第４図の構
造はＰ＋型領域２０を有していることによってバイポー
ラ素子になっている。

一方、後述する本発明の製造方法によって実現される半
導体装置にはＰ＋領域２０の記述はなく。

ユニポーラ素子であるが、ソース領域およびゲート電極
の構造は同じであり、Ｐ＋領域２０の有無はこれらの機
能、構造に影響するものではない。

まず、上記のごとき蓄積層を利用したＭＯ８半導体素子
の動作について簡単に説明する。

ソース電極３３は接地され、ドレイン電極１１には正の
電圧が印加される。そしてゲート電極２が接地されるか
若しくはしかるべき負の電位が印加され、チャネル領域
に空乏層が展開されていると、伝導電子はソース領域３
から流れ出ることができず電流は遮断される。また、ゲ
ート電極の負電位が取り払われ、チャネル領域の空乏層
が消滅するか、或はしかるべき正の電位が印加され、絶
縁ゲート周辺に電子の蓄ｖＸ層が形成されると、ソース
領域とドレイン領域は導通し、主電流が流れる。ＩＩｌ
！ａゲート周辺に蓄積層が形成されると、蓄積層の導電
率は低いのでチャネル領域分の抵抗はドレイン領域のド
リフト抵抗に比べて殆ど無視し得るくらいになる。

また、上記の構造では、ソース領域３から伝導電子が放
出されると、ドレイン側のＰ＋領域２０から少数キャリ
アである正孔が注入され、ｎ−ドレイン領域１の抵抗は
伝導度変調効果によってさらに低くなる。

しかし、上記のような構造にあってはチャネル構造に以
下のような制限がある。すなわち、前述したように主電
流の遮断は絶縁ゲート周辺に展開される空乏層によるわ
けであるが、接合ゲートと異なり絶縁ゲートの場合には
、ゲート絶縁膜周辺に少数キャリアの反転層が形成され
ることにより、展開し得る空乏層の幅には限界がある。

そのためチャネル領域の不純物濃度Ｎｏとチャネル領域
の厚みＨには、下記（１）式で与えられる制限ができる
。

ｑ　　−ＮＤ 上式において、ｑは素電荷、εはトレイン領域の半導体
の誘電率である。また、φｆは半導体のフェルミポテン
シャルの絶対値であり、下記（２）式で与えられる。

ｑ　　　　　　　　　Ｎｒ 上式において、ｋはボルツマン定数、Ｔは絶対温度、Ｎ
ｒはドレイン領域の半導体の真性キャリア濃度である。

上記（１）式の意味は、チャネル領域の厚みＨの値を、
一方の絶縁ゲートが展開し得る空乏層幅の２倍以下にす
る必要があることを示している。

上記Ｈの値が式の右辺よりも大きくなると、ゲートにい
くら電圧を印加しても電流を遮断することが出来なくな
る。

数値の一例を示すと、半導体がシリコンの場合、ドレイ
ン領域の不純物濃度が１×１０１４Ｃ１１１−３ではゲ
ート間隔は４．８ｐｍ以下、Ｉ　Ｘ　ｌ　０１５ａｍ−
３では１．７μｍ以下であることが要求される。

ところが、低耐圧用デバイスなどのように不純物濃度が
成る程度高いことが要求される場合には、上記の制限に
適応した微細な構造を形成することが困難になる。

上記の「チャネル領域の厚みの制限」を回避する方法と
して、特公昭６２−４４６９８号公報（絶縁ゲート型ト
ランジスタ）に記載されているようなものが提案されて
いる。

上記のデバイスは、駆動用のＵ字型絶縁ゲートの近傍に
もう一つの固定電位の制御ゲートを設け、この制御ゲー
トの電位によってデバイスの緒特性を制御する構造にな
っている。

なお、固定電位の制御ゲートは、ｐｎ接合ゲートでもシ
ョットキーゲートでも、もちろん別系統の絶縁ゲートで
もよい。

上記のデバイスにおいて、接合ゲートを用い、制御ゲー
トをソース電位に固定した場合の断面図を第５図（、）
に示す。

第５図において、１はｎ型ドレイン領域、１１はドレイ
ン電極であり、ドレイン領域１とはオーミック接続して
いる。２はｎ”型ソース領域、３は駆動用のゲート電極
であり、ドレイン領域１およびソース領域２とはゲート
絶縁膜４によって絶縁されている。５は層間絶Ｒ膜、６
はＰ型頭域で第２の制御ゲートである。ソース電極２２
はＰ型頭域６とソース領域２に電気的に接続している。

ｐ型頭域の不純物濃度が濃ければ、ビルドイン空乏層は
殆どｎ型ドレイン領域に展開され、前記（１）式で示し
た制限外でもゲート電極の展開する空乏層との干渉によ
ってチャネル領域（２種のゲートに挟まれたドレイン領
域）を電気的に遮断することが出来る。なお、電流の導
通は先の従来例と同様に、絶縁ゲート周辺に蓄積層を形
成することによって得られる。

また、第５図（ｂ）に示すように、別個の端子６６を設
け、制御ゲート６に負の固定電位を印加する方法もある
。

上記第５図（ａ）、（ｂ）における制御用ゲート６の形
成方法としては、第５図（ｃ）に示すように、Ｍ縁ゲー
トの間にフォトプロセスで選択的にＰ型不純物をイオン
注入し、拡散させて第５図（ａ）の構造を形成する方法
が最も一般的である。

なお、第５図（ｃ）において、１００はレジスト、６０
０はＰ型不純物がイオン注入された領域を示す。

また、別な方法としては、第５図（ｄ）に示すように、
（Ｑ）と同様にフォトプロセスを用いて第１の絶縁ゲー
トの間の特定の領域に溝を形成し、溝の内側にｐ型不純
物を拡散させる方法もある。

或は、そのまま金属を埋設してショットキー接合にする
方法なども考えられる。

しかし、上記の方法においては、次のごとき問題がある
。

まず第１の問題は、デバイスのしきい値の偏りに関する
問題である。すなわち、第２の制御ゲート（以下、「第
２ゲート」と記載）形成のためのフォトマスクの「合わ
せ」がずれると、第２ゲートを挟む左右のチャネルのし
きい値が違ってくる。

これはデバイスの特性上好ましくない。

また、第２の問題は、デバイスの電流容量を上げるため
にパターンを微細化していく際の問題である。上記第１
の問題も考慮して、チャネル領域のサイズは、フォト装
置の合わせ精度の５〜１０倍程度程度定しておく必要が
ある。第２ゲートを形成する際にフォトプロセスを用い
るならば、このことは避けて通れない。−例を挙げると
、最小形成可能パターンサイズが３μｍ、合わせ精度が
０．５μｍのフォト装置を使うとすれば、デバイス構造
の最小単位の大きさは、凡そ６〜８μｍ程度がパターン
縮小の限界になる。

〔発明が解決しようとする課題〕

上記のように、第一の従来例の構造では、チャネル領域
の遮断が可能なチャネルの厚みに制限があり、チャネル
領域の不純物濃度の高い低耐圧のデバイスには適応が困
難であった。

また、第二の従来例の構造では、上記のごとき第一の従
来の問題は回避できるが、フォトプロセスの精度の限界
により、しきい値の制御や電流容量を増すためのパター
ンの微細化に際して限界がある、という問題があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、ドレイン領域とソース領域との
間に、ソース領域と同電位の金属によるショットキー接
合とＩＩｌ！Ｉｍゲート電極によって挾まれたチャネル
領域を有する蓄積層利用型の縦型ＭＯＳ半導体装置の製
造方法において、適切な微細化を実現し、工業的に簡便
な製造方法を提供することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。

すなわち、本発明においては、蓄積層を利用したＭＯＳ
半導体装置の製造工程において、絶縁ゲート用の縦型溝
を形成するにあたり、基板上にパターニングされたマス
ク材越しに、初めにサイドエッチの生じる等方性エツチ
ングによって基板の一部を蝕刻し、その後に同一マスク
によって表面に垂直に異方性エツチングすることにより
、庇をもつ形状のＴ字型の絶縁ゲートを形成し、この庇
をマスクにして基板を表面から垂直に異方性エツチング
し、この溝に金属を埋設することにより、庇の下に残っ
た基板領域をチャネル領域とするように構成したもので
ある。

〔作用〕

上記の方法によれば、チャネルの厚みＨは、最初の基板
の等方エツチングのサイドエッチの大きさによって制御
され、０．２〜２μｍ程度まで、ばらつき少なく制御す
ることが出来る。したがって、不純物濃度が濃い基板の
場合でもチャネルの遮断が可能であり、微細化な構造単
位を実現し得る。また、不純物密度が薄い場合でもチャ
ネルの厚みが薄くても不都合はなく、微細なパターンに
よって単位面積当たりのチャネルの密度を向上させ、電
流容量を上げることが出来る。

〔発明の実施例〕

本発明の製造方法を説明する前に、本発明の製造方法に
よって実現される半導体装置の一例の構造と動作原理に
ついて説明する。

第２図はｎ型シリコンを基板にした場合の一例の主要部
断面図である。

第２図において、１はｎ−型ドレイン領域、１１はトレ
イン電極、３はｎ＋型ソース領域、３３はドレイン領域
とショットキー接合する金属で、ソース領域３とも接続
しているソース電極である。

また、２はゲート電極であり、金属またはｐ冬型にドー
プされたポリシリコンからなる。４はゲート酸化膜、５
は層間絶縁膜である。

また、ドレイン領域中の絶縁ゲート電極とショットキー
接合に挟まれた部分を、この半導体装置の「チャネル」
と呼ぶことにする。また、絶縁ゲート電極とショットキ
ー接合との距離Ｈ（以後、これを「チャネルの厚み」と
記載）は、ショットキー接合のゼロバイアス状態の空乏
層の厚さよりも短い。

なお、チャネルの長さＬがチャネルの厚みＨと同程度若
しくはそれ以下の場合は、デバイスの特性は３極管特性
となり、ＬがＨの３倍程度以上の場合は５極管特性に近
くなる。

このデバイスは、ソース電極３３は接地し、ドレイン電
極１１には正の電圧を印加して使用する。

ゲート電極２が接地状態のときは、ゲート電極２の材料
とチャネル領域との仕事関数差ならびにソース電極３３
によるショットキー接合の効果により、チャネル領域は
空乏化されてドレイン・ソース間に電流は流れない。ま
た、ゲート電極２に正の電位を印加すると、ゲート絵縁
膜周辺に蓄積層が形成され、ドレイン・ソース間は導通
する。

第３図は、第２図中のＡ−Ａ’断面に沿ったバンド構造
を示した図であり、便宜のため伝導帯の下端線のみを示
す。図中、φＢは第２図中のドレイン領域１とソース電
極３３とのなすショットキー接合の障壁の高さである。

そして第３図（ａ）はゲート電圧がＯボルトの場合、第
３図（ｂ）はゲートに然るべき正電位を印加して絶縁ゲ
ート周辺に蓄積層が形成された状態を示している。

ゲート電圧がＯボルトの場合には、第３図＜ａ＞のよう
に、チャネル領域は、ショットキー障壁と、ゲート電極
材料とチャネル領域との半導体の仕事関数差によって空
乏化していて電子は流れない。

また、ゲートにしかるべき正の電位が印加された場合に
は、第３図（ｂ）のように、ゲート絶縁膜周辺に蓄積層
が形成されてソース領域とドレイン領域とを電気的に接
続する。

次に、前記第２図に示した半導体装置の製造方法を第１
図に基づいて説明する。

第１図は、本発明の製造方法の一実施例の工程示す断面
図である。

まず、第１図（ａ）に示すごとく、ドレイン領域１とな
るｎ型半導体基板の表面にｎ＋型頭領領域３形成る。こ
れはエピタキシャル成長法に依っても表面からの不純物
拡散に依っても構わない。

この基板の表面に、薄い酸化膜１００．ＬＯＣＯ８用の
窒化珪素膜１０１およびエツチング保護用の酸化膜１０
２を順次形成し、ゲート電極を形成する場所の三層膜を
異方性ドライエツチングによって蝕刻する。

次に、第１図（ｂ）に示すごとく、等方性エツチングに
より１表面のｎ＋＋域３を浅くエツチングする。このと
き、マスク下にサイドエッチが生じる。このサイドエッ
チの量が将来のチャネルの厚みＨを決める。このサイド
エッチの量は、凡そ０．２〜２μｍ程度まで、ばらつき
少なく制御することが可能である。

次に、第１図（Ｃ）に示すごとく、異方性ドライエツチ
ングにより、ｎ−型領域１の一部にまで基板をエツチン
グする。

次に、エツチングによって形成された溝の内部を犠牲酸
化によって２０ｎｍ程度除去する。このとき酸化ＷＡ１
００のうち、サイドエッチによって露出した部分も除去
される。その後、ウェットエツチングによってマスク下
の窒化珪素膜１０１を除去し、第１図（ｄ）に示すごと
き形状にする。

次に、第１図（ｅ）に示すごとく、ゲート酸化膜４を形
成し、さらにＰ＋ドープしたポリシリコン（２の部分）
を溝に埋め込み、表面を平坦化する。

次に、第１図（ｆ）に示すごとく、ＬＯＧＯ８酸化法に
よって露出したポリシリコン表面を酸化して眉間絶縁膜
５を形成し、ゲート電極２を他から絶縁する。

次に、第１図（ｇ）に示すごとく、マスクの窒化珪素膜
１０１とその下の薄い酸化膜１００を除去し、異方性ド
ライエツチングによって基板を蝕刻する。するとゲート
酸化膜４の側面に、ゲート形成時の等方性エツチングに
よって出来たサイドエッチ部のひさしによって、シリコ
ンの薄いサイドウオールが形成される。この部分がチャ
ネル領域となる。

次に、第工図（ｈ）に示すごとく、上記の蝕刻して形成
した溝に基板ｎ−領域とショットキー接合する金属を埋
め込む。この金属は表面のｎ１領域とはオーミックコン
タクトしてソース電極３３となる。

上記のごとき（ａ）〜（ｈ）の工程によって前記第２図
のごとき半導体装置が完成する。

上記のように、本発明においては、縦型の絶縁ゲートを
形成するにあたり、マスク材越しに、先ずサイドエッチ
の生じる等方性エツチングによって半導体の基板の一部
を蝕刻し、後に同じマスクによって異方性のドライエツ
チングを施すことにより、庇のあるＴ字型断面形状の絶
縁ゲートを形成し、次にこの絶縁ゲートをマスクにして
基板領域を異方性ドライエツチングし、庇の下にある絶
縁ゲートの側壁に半導体領域を残し、その基板領域の異
方性ドライエツチングによる溝に、その基板とショット
キー接合する金属を埋設し、ＭＪＩ）ゲー］−側壁の半
導体領域をチャネル領域とする。

チャネルの厚みＨは絶縁ゲート形成時の等方性エツチン
グのサイドエッチの量によって定まり、およそ０．２〜
２μｍ程度の範囲でばらつき少なく制御される。

従来技術による方法では、前記第２図のソース電極３３
を形成するのにフォトプロセスを用いるのが、その手法
ではフ第１〜装置の最小形成可能パターンサイズを３μ
ｍとすると、ゲート用のパターンとの重ね合わせも考え
て、デバイスの構造単位（第２図では構造単位の半分が
示されている）の大きさは７μｍ以上にならざるを得な
い。しかし、本発明の製造方法によれば、この部分を上
記のごとくセルファライン方式で形成するため、デバイ
スの構造単位は３μｍ程度にまで縮小することができる
。また、これによって基板不純物濃度の高い、低耐圧用
デバイスにも応用することが可能となる。

〔発明の効果〕

以上説明したごとく本発明においては、従来フォトプロ
セスで形成していたショットキー接合する電極を、庇の
あるＴ字型の絶縁ゲートを利用してセルファライン方式
で形成することにより、チャネルの厚みを従来より１桁
程度小さく、かつ精密に作ることが出来る。そのためデ
バイスの構造単位を小さくして素子の電流容量を高め、
かつ基板不純物濃度の高い低耐圧の素子にも応用するこ
とが出来る、という優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の製造方法の一実施例を示す断面図、第
２図は本発明の製造方法によって実現される半導体装置
の一例の主要部断面図、第３図は第２図中のＡ−Ａ’断
面に沿ったバンド構造を示す図であり、（、）は第２図
の半導体装置が阻止状態の場合を示す図、（ｂ）は導通
状態の場合を示す図、第４図および第５図はそれぞれ従
来装置の一例の断面図である。 く符号の説明〉 工・・・ｎ−型ドレイン領域 ２・・・ゲート電極 ３・・・ｎ＋＋ソース領域 ４・・・ゲート酸化膜 ５・・・層間絶縁膜 １工・・・ドレイン電極 ２０・・・ｐ＋型領領 域３・・・ソース電極 １００・・酸化膜 １０１・・・窒化珪素膜 １０２・・・酸化膜

Claims (1)

1. 【特許請求の範囲】 　ドレイン領域となる第一導電型半導体基体の一主面の
   表面に接して内部に形成された第一導電型の高濃度不純
   物領域からなるソース領域を有し、上記ソース領域に接
   して上記ソース領域と同電位の金属からなるショットキ
   ー接合と絶縁ゲート電極とによって挟まれた領域を有す
   る半導体装置を製造する方法において、 上記半導体基体表面に形成されたエッチング用マスク材
   をパターンニングする工程と、 上記パターン上から上記半導体基体を等方性エッチング
   する工程と、 上記パターン上から上記半導体基体を異方性エッチング
   する工程と、 エッチングされた溝の内壁にゲート酸化膜を形成する工
   程と、 上記溝内に導電性ゲート材料を埋め込む工程と、上記導
   電性ゲート材料の表面を絶縁物で被覆して上記半導体基
   体と絶縁し、導電性ゲートとその表面の絶縁膜とからな
   る絶縁ゲートを形成する工程と、 上記絶縁ゲートをマスクにして上記半導体基体を異方性
   エッチングし、上記絶縁ゲートの側壁に上記半導体基体
   のサイドウォールを形成する工程と、 上記サイドウォールに接してショットキー接合する金属
   電極を形成する工程と、を少なくとも含むことを特徴と
   する半導体装置の製造方法。