JP2002076333A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電流駆動能力とスイッチングのＯｎ／Ｏｆｆ
比が向上することができるように改良された半導体装置
を提供することを主要な目的とする。 【解決手段】 素子分離膜２に囲まれて露出した基板１
の表面の上に、素子分離膜２と距離を隔てて、誘電体膜
のパターン３が設けられている。誘電体膜のパターン３
を半導体単結晶薄膜４が覆っている。半導体単結晶薄膜
４の上であって、誘電体膜のパターン３の上方位置に、
ゲート絶縁膜５を介在させてゲート電極６が設けられて
いる。半導体単結晶薄膜４の表面中であって、ゲート電
極６の両側に、一対のソース・ドレイン１０，１１が設
けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に、半導体
装置に関するものであり、より特定的には、埋込酸化膜
層に起因して生じる諸問題を解決し、かつ、製造コスト
を低くできるように改良された、ＳＯＩ基板上ＭＯＳＦ
ＥＴ半導体装置に関する。この発明は、また、そのよう
な半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって、半導体装置の需要が急速に拡大
している。また、機能的には、高速かつ、低消費電力で
動作が可能なものが要求されている。これに従って、半
導体装置の高集積化および高速応答性あるいは高信頼性
に関する技術開発が進められている。

【０００３】半導体装置を構成する要素として、ＭＯＳ
ＦＥＴ（Metal Oxide Semiconductor Field Effect Tra
nsistor）が広く用いられている。このトランジスタ
は、半導体基板の表面に形成された一対の不純物領域か
らなるソース・ドレイン領域と、そのソース・ドレイン
領域の間で半導体基板の表面に形成されたゲート電極に
より構成される。

【０００４】近年、半導体装置の低消費電力と高速化に
伴い、ＳＯＩ（Silicon on Insulator）基板にＭＯＳＦ
ＥＴを作り込んだ構造が注目されており、その例が、応
用物理第６６巻、第１１号、第１１９１頁に記載されて
いる。

【０００５】図２２は、従来の、ＳＯＩ基板上に作製し
たｎ型ＭＯＳＦＥＴの断面図である。ＳＯＩ基板は、シ
リコン基板１と埋込酸化膜６０とｐ型ＳＯＩ層６１とか
らなる。図２２を参照して、ｐ型ＳＯＩ層６１に素子分
離領域を形成する素子分離膜２が埋込酸化膜層６０まで
到達するように形成されている。ＳＯＩ層６１の表面に
は、ｎ型のエクステンション領域８が互いに距離を隔て
て形成されている。一対のエクステンション領域８の間
にはゲート酸化膜５を介在させてゲート電極６が形成さ
れている。ゲート電極６の側壁には、ゲート電極６とソ
ース・ドレイン領域を電気的に絶縁するための側壁酸化
膜７が形成されている。側壁酸化膜７の両側には、エク
ステンション領域８に隣接して、ｎ型の高濃度不純物領
域９が形成されている。

【０００６】次に、ｎ型ＭＯＳＦＥＴを例にして、従来
のＳＯＩ基板上ＭＯＳＦＥＴ半導体装置の製造方法につ
いて説明する。

【０００７】図２３を参照して、シリコン基板１に埋込
酸化膜層６１を形成する。ＳＯＩ層６１中に、素子分離
領域となる素子分離膜２を形成する。ＳＯＩ層６１に、
ｐ型の不純物を注入する。

【０００８】図２４と図２５を参照して、ＳＯＩ層６１
の上にゲート酸化膜５を形成する。Ｓｉ多結晶膜を堆積
させて（図示せず）、フォトリソグラフィ法によりレジ
ストをパターニングして、レジストのパターンを用いて
ドライエッチング法よりゲート電極６とゲート酸化膜５
を形成する。

【０００９】図２５と図２６を参照して、ゲート電極６
をマスクとして、ＳＯＩ層６１にｎ型ドーパントを注入
して、エクステンション領域８を形成する。

【００１０】図２７を参照して、ゲート電極６を覆うよ
うにシリコン酸化膜を形成し（図示せず）、このシリコ
ン酸化膜を全面エッチバックすることにより、側壁酸化
膜７を形成する。

【００１１】図２８を参照して、側壁酸化膜７と素子分
離領域２をマスクとして、ゲート電極６とＳＯＩ層６１
にｎ型ドーパントを注入して、高濃度不純物領域９を形
成する。これによって、図２２に示される従来の半導体
装置が完成する。

【００１２】

【発明が解決しようとする課題】従来のＳＯＩ基板上Ｍ
ＯＳＦＥＴ半導体装置は、上述のように形成されている
ために、ドレイン付近の高電界領域において、インパク
トイオン化によって、多数の電子と正孔が発生する。正
孔はソース方向に流れるが、ソース端には正孔に対する
電位障壁があり、一部の正孔は図２２を参照して、ＳＯ
Ｉ層６１のバルク中に蓄積される。この結果、ＳＯＩ層
６１が正バイアスされ、電位障壁を越えてソースに流れ
出る正孔数が増加する。結局、インパクトイオン化によ
る正孔発生量とソースへの流出量がバランスするよう
に、ＳＯＩ層６１中に正孔が蓄積される。ＳＯＩ層６１
の正バイアス効果により、しきい値電圧が低下し、ドレ
イン電流が異常増加する。

【００１３】また、インパクトイオン化により発生した
多数キャリアがベース電流となり、ソース・半導体基板
・ドレインをエミッタ・ベース・コレクタとする寄生バ
イポーラトランジスタとして動作することにより、ソー
ス・ドレイン間耐圧の低下、オフ電流の増加、しきい値
電圧の低下が起こる。

【００１４】以上の種々の基板浮遊効果を抑制するため
に、たとえばＳＯＩ層６１をゲート電極６と電気的に短
絡させることにより、ＳＯＩ層６１の過剰キャリアを引
抜き、ＳＯＩ層６１の電位を安定化させる対策が必要で
ある。このために新たに電極を形成する必要があり、ト
ランジスタをさらに微細化する上で問題がある。

【００１５】また、ＳＯＩ基板では、シリコン基板内部
に埋込酸化層６０を作り込むためにウェハ１枚当りの製
造コストが通常のシリコンウェハの数倍の価格になるた
め、ＳＯＩ基板上に作製した半導体装置の製造コストが
高くなるという問題があった。

【００１６】この発明は、上記のような問題点を解決す
るためになされたものであり、埋込酸化膜層に起因して
生じる問題を解決し、かつ、製造コストを低くできるよ
うに改良された半導体装置を提供することを目的とす
る。

【００１７】またこの発明の他の目的は、そのような半
導体装置を製造する方法を提供することにある。

【００１８】

【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、基板を備える。上記基板の表面に、
素子を形成すべき素子領域を他の素子領域から分離する
素子分離膜が設けられている。上記素子分離膜に囲まれ
て露出した基板表面の上に、上記素子分離膜と距離を隔
てて、誘電体膜のパターンが設けられている。上記誘電
体膜のパターンを覆うように、上記基板の上に半導体単
結晶膜が設けられている。上記半導体単結晶膜の上であ
って、上記誘電体膜のパターンの上方位置に、ゲート絶
縁膜を介在させて、ゲート電極が設けられている。上記
半導体単結晶膜の表面中であって、上記ゲート電極の両
側に、一対のソース・ドレイン領域が設けられている。

【００１９】この発明によれば、ソース・ドレイン領域
およびゲート電極の下部に誘電体膜を埋込んだ構成によ
り、電流駆動能力とスイッチングのＯｎ／Ｏｆｆ比が向
上する。

【００２０】この発明の第２の局面に従う半導体装置に
おいては、上記誘電体膜のパターンは互いに離されて設
けられた、複数個の部分からなっており、それぞれの部
分は、上記ゲート電極に平行になるように形成されてい
る。

【００２１】この発明によれば、ソース・ドレイン領域
下部に誘電体膜を埋込んだ構成により、接合容量が低減
し、動特性が向上する。

【００２２】この発明の第３の局面に従う半導体装置に
おいては、上記誘電体膜のパターンのそれぞれの部分の
幅は、ゲート長と同等か、あるいはそれより小さくされ
ている。上記誘電体膜のパターンのそれぞれの部分の厚
さは、該それぞれの部分の幅と同等か、あるいはそれよ
り小さくされている。上記誘電体膜のパターンのそれぞ
れの部分の高さは、上記素子分離膜の高さよりも低くさ
れている。

【００２３】この発明によれば、誘電体膜のパターンの
幅と厚さを、上記のように限定することによって、半導
体単結晶膜をエピタキシャル成長させて、誘電体膜の埋
込、かつ、平坦な半導体単結晶薄膜表面を得ることがで
きる。

【００２４】この発明の第４の局面に従う半導体装置に
おいては、上記半導体単結晶膜の一部または全部にＮ型
あるいはＰ型のドーパントがドープされている。

【００２５】この発明によれば、電荷が移動するチャネ
ル領域のキャリアプロファイルを制御することによっ
て、トランジスタの電流駆動能力を向上させることがで
き、しきい値電圧のばらつきを低減させることができ
る。

【００２６】この発明の第５の局面に従う半導体装置に
おいては、上記誘電体膜のパターンは、シリコン酸化膜
で形成されている。

【００２７】この発明によれば、ＳＯＩ基板に作製した
ＭＯＳＦＥＴ半導体装置と同様の電気特性を持つ半導体
装置が得られる。

【００２８】この発明の第６の局面に従う半導体装置の
製造方法においては、まず、基板の表面に、素子を形成
すべき素子領域を他の素子領域から分離する素子分離膜
を形成する。上記素子分離膜に囲まれて露出した基板表
面の上に、上記素子分離膜と距離を隔てて、誘電体膜の
パターンを形成する。上記素子分離膜に囲まれて露出し
た基板表面の上に選択的に半導体単結晶をエピタキシャ
ル成長させ、さらに上記誘電体膜のパターン上をラテラ
ル成長させ、それによって、上記誘電体膜のパターンを
埋込むように、半導体単結晶膜を上記素子分離膜に囲ま
れて露出した基板表面の上に形成する。上記半導体単結
晶膜の上であって、上記誘電体膜のパターンの上方位置
に、ゲート絶縁膜を形成し、該ゲート絶縁膜の上にゲー
ト電極を形成する。上記半導体単結晶膜の表面中であっ
て、上記ゲート電極の両側に一対のソース・ドレイン領
域を形成する。

【００２９】この発明によれば、ゲート電極下部あるい
はソース・ドレイン領域下部に形成した誘電体膜を、容
易に埋込むことができる。

【００３０】この発明の第７の局面に従う半導体装置の
製造方法においては、上記半導体単結晶膜は、Ｓｉ膜を
エピタキシャル成長させること、ＳｉＧｅ膜をエピタキ
シャル成長させること、あるいはＳｉとＳｉＧｅの積層
膜をエピタキシャル成長させることによって形成する。

【００３１】この発明によれば、電荷が移動するチャネ
ル領域をＳｉとＳｉＧｅのヘテロ構造にすることによっ
て、トランジスタの動作速度と電流駆動能力を向上させ
ることができる。

【００３２】この発明の第８の局面に従う半導体装置の
製造方法においては、まず、基板の上に誘電体膜のパタ
ーンを形成する。上記誘電体膜のパターンを埋込むよう
に上記基板の上に半導体単結晶膜をエピタキシャル成長
させる。上記誘電体膜のパターンを取り囲むように、上
記半導体単結晶膜中に素子分離膜を形成する。上記半導
体単結晶膜の上であって、上記誘電体膜のパターンの上
方位置に、ゲート絶縁膜を形成し、該ゲート絶縁膜の上
にゲート電極を形成する。上記半導体単結晶膜の表面中
であって、上記ゲート電極の両側に一対のソース・ドレ
イン領域を形成する。

【００３３】この発明によれば、誘電体膜のパターニン
グと半導体単結晶膜のエピタキシャル成長を容易にする
ことができる。

【００３４】この発明の第９の局面に従う半導体装置の
製造方法においては、まず、基板表面に、素子を形成す
べき素子領域を他の素子領域から分離する素子分離膜を
形成する。上記素子分離膜に囲まれて露出した基板表面
の上に、上記素子分離膜と距離を隔てて、誘電体膜のパ
ターンを形成する。上記素子分離膜に囲まれて露出した
基板表面の上に、上記誘電体膜のパターンを覆うように
アモルファス半導体膜を堆積する。上記アモルファス半
導体膜を結晶化させ、半導体単結晶膜を形成する。上記
半導体単結晶膜の上であって、上記誘電体膜のパターン
の上方位置に、ゲート絶縁膜を形成し、該ゲート絶縁膜
の上にゲート電極を形成する。上記半導体単結晶膜の表
面中であって、上記ゲート電極の両側に一対のソース・
ドレイン領域を形成する。

【００３５】この発明によれば、誘電体膜の埋込を容易
にすることができる。

【００３６】

【発明の実施の形態】以下、この発明の実施の形態を、
図について説明する。

【００３７】実施の形態１ 図１は、実施の形態１に係るＭＯＳＦＥＴ半導体装置の
断面図である。

【００３８】図１を参照して、シリコン基板１の表面に
素子分離領域を形成する素子分離膜２が形成されてい
る。素子分離膜２に囲まれた領域において、シリコン基
板１の上の一部に誘電体薄膜のパターン３が形成されて
いる。シリコン基板１の上に、誘電体薄膜のパターン３
を埋込むように、半導体単結晶薄膜４が形成されてい
る。

【００３９】半導体単結晶薄膜４の表面に、ゲート酸化
膜５を介在させて、ゲート電極６が形成されている。誘
電体薄膜のパターン３は、ゲート電極６の下部に位置す
るように配置されている。ゲート電極６の側壁には側壁
酸化膜７が形成されている。側壁酸化膜７の下部に、低
濃度不純物領域となるエクステンション領域８が形成さ
れている。側壁酸化膜７と素子分離膜２との間には高濃
度不純物領域９が形成されている。エクステンション領
域８と高濃度不純物領域９で構成された領域を、ソース
１０およびドレイン１１と呼ぶ。

【００４０】次に、図１に示す半導体装置の製造方法に
ついて説明する。図２を参照して、シリコン基板１の表
面に、素子分離領域となる素子分離膜２を形成する。

【００４１】図３を参照して、シリコン基板１の表面に
誘電体薄膜５３を堆積する。図４を参照して、誘電体薄
膜５３の上に、フォトマスク１００を形成する。

【００４２】図４と図５を参照して、フォトマスク１０
０をマスクにして、ドライエッチング法あるいはウェッ
トエッチング法により、誘電体薄膜５３をパターニング
し、誘電体薄膜のパターン３を形成し、余分な部分を除
去する。

【００４３】図６を参照して、誘電体薄膜のパターン３
をマスクとして、シリコン基板１の上に、半導体単結晶
薄膜４を選択的に成長させ、最終的に誘電体薄膜のパタ
ーン３を埋込むように、半導体単結晶薄膜４を素子分離
膜２で囲まれた領域にのみ、選択的に成長させる。

【００４４】図７を参照して、半導体単結晶薄膜４を熱
酸化することにより、ゲート酸化膜５となる熱酸化膜を
形成する。ゲート酸化膜５上に、ドープトポリシリコン
膜１０１を形成する。ドープトポリシリコン膜１０１上
に、シリコン酸化膜を形成し（図示せず）、これを所定
の形状にパターニングし、シリコン酸化膜のパターン１
０２を形成する。

【００４５】図７と図８を参照して、シリコン酸化膜の
パターン１０２をマスクにして、ドライエッチングし、
ゲート電極６とゲート酸化膜５を形成する。ゲート電極
６とゲート酸化膜５をマスクとして、半導体単結晶薄膜
４にドーパントを注入する。これにより、エクステンシ
ョン領域８を形成する。

【００４６】図９を参照して、半導体単結晶薄膜４を覆
うように、ＴＥＯＳ酸化膜１０３を形成する。

【００４７】図９と図１０を参照して、ＴＥＯＳ酸化膜
１０３を全面エッチバックすることにより、側壁酸化膜
７をゲート電極６の側壁に形成する。次に、側壁酸化膜
７とゲート電極６をマスクとして、半導体単結晶薄膜４
にイオン注入を行なって、高濃度不純物領域９を形成す
る。

【００４８】このような半導体装置においては、ゲート
絶縁膜５と誘電体薄膜３で挟まれた半導体単結晶薄膜４
がシリコン基板１と電気的につながっているために、Ｓ
ＯＩ基板におけるように、インパクトイオン化による基
板浮遊効果の影響を受けない。一方、ゲート電極６の下
部に誘電体薄膜のパターン３を設けているために、ＳＯ
Ｉ基板上のＭＯＳＦＥＴと同様にしきい値電圧が低減す
る効果があり、また、電流駆動能力とスイッチングＯｎ
／Ｏｆｆ比が向上する効果がある。なお、誘電体薄膜の
パターンをシリコン酸化膜で形成した場合には、ＳＯＩ
基板に作成したＭＯＳＦＥＴ半導体装置の同様の電気特
性をもつ半導体装置が得られるという効果を奏する。

【００４９】実施の形態２ 図１１は、実施の形態２に係る半導体装置の断面図
（上）と、その概略平面図（下）である。図１１に示す
半導体装置は、以下の点を除いて、図１に示す半導体装
置と同一であるので、同一または相当する部分には同一
の参照番号を付し、その説明を繰返さない。

【００５０】図１１に示す半導体装置では、ライン上に
形成された誘電体薄膜のパターン３が、ゲート電極６と
平行に、かつ、チャネル領域の下部、あるいはソース・
ドレイン領域の下部、あるいはその両方の下部に、複数
個設けられている。本実施の形態に係る半導体装置は、
誘電体薄膜のパターン３の形状と配置場所を限定してい
る点で、図１に示す半導体装置と異なる。

【００５１】このような半導体装置においては、まず、
実施の形態１で示した半導体装置と同様の効果を奏す
る。次に、ゲート電極６に平行に誘電体薄膜のパターン
３が配置されているために、トランジスタのしきい値電
圧の低減、電流駆動能力とスイッチングＯｎ／Ｏｆｆ比
の向上に対する効果が大きい。また、ソース・ドレイン
領域に平行に誘電体薄膜のパターン３が配置されている
ために、ソース・ドレイン領域の接合容量の低減に対す
る効果が大きい。

【００５２】実施の形態３ 本実施の形態は、半導体単結晶薄膜の形成方法に関す
る。図１２を参照して、素子分離膜２で囲まれた半導体
基板１上の一部領域に誘電体薄膜のパターン３を設け、
半導体単結晶薄膜４をエピタキシャル成長させる。

【００５３】図１３を参照して、誘電体薄膜のパターン
３上を、横方向にラテラル成長させて、誘電体薄膜のパ
ターン３を埋込むように、半導体単結晶薄膜４をエピタ
キシャル成長させる。このような方法で作製した半導体
装置においても、実施の形態１および２で得られたよう
な、トランジスタの電気特性の向上が可能となる。

【００５４】実施の形態４ 図１４は、実施の形態４に係る半導体装置の断面図であ
る。

【００５５】本実施の形態に係る半導体装置は、以下の
点を除いて、図１に示す半導体装置と同様であるので、
同一または相当する部分には、同一の参照番号を付し、
その説明を繰返さない。

【００５６】本実施の形態に係る半導体装置では、誘電
体薄膜のパターン３の幅２３をゲート長と同等か、ある
いはそれより小さくしている。また、誘電体薄膜のパタ
ーン３の厚さ２２を、誘電体薄膜のパターンの幅２３と
同等か、あるいはそれより小さくしている。さらに、誘
電体薄膜のパターンの厚さ２２を、素子分離膜２より低
くしている。

【００５７】誘電体薄膜のパターンの幅２３と厚さ２２
を、このように限定することによって、半導体薄膜４を
エピタキシャル成長させることにより、誘電体薄膜のパ
ターン３の埋込が容易になり、かつ、平坦な半導体薄膜
４の表面を得ることができる。

【００５８】実施の形態５ 図１５は、実施の形態５に係る半導体装置の製造方法の
主要工程の断面図である。図１５では、半導体単結晶薄
膜形成の工程部分のみを抽出して描いている。本実施の
形態では、半導体単結晶薄膜を、Ｓｉ薄膜３１とＳｉ
_1-XＧｅ_X薄膜３２の積層構造としている。このように構
成される半導体装置においては、ＳｉとＳｉ_1-XＧｅ_Xの
半導体物性の違いを利用して、高速動作を得る効果と、
トランジスタの電気特性をさらに向上させる効果が期待
できる。

【００５９】実施の形態６ 図１６〜図１８は、実施の形態６に係る半導体装置の製
造方法の工程を示す図であり、実施の形態１における図
２〜図６の工程に対応する部分を抽出して記載してい
る。本実施の形態では、素子分離膜を形成する前に、誘
電体薄膜のパターンを形成する点で、実施の形態１に係
る方法と異なる。

【００６０】図１６を参照して、シリコン基板１の上全
面に、誘電体薄膜５３を堆積する。誘電体薄膜５３の上
に、誘電体薄膜のパターンを形成するためのフォトマス
ク１００を形成する。

【００６１】図１６と図１７を参照して、フォトマスク
１００をマスクにして、誘電体薄膜５３をエッチング
し、誘電体薄膜のパターン３を形成する。誘電体薄膜の
パターン３をマスクとして、半導体単結晶薄膜４を、シ
リコン基板１上に、エピタキシャル成長させる。

【００６２】図１８を参照して、誘電体薄膜のパターン
３を取り囲むように、半導体単結晶薄膜４中に、素子分
離領域を形成するための素子分離膜２を形成する。

【００６３】このような半導体装置の製造方法において
は、誘電体薄膜のパターン３を半導体単結晶薄膜４で埋
込むときに、素子分離膜２がないので、誘電体薄膜のパ
ターン３に対してのみ、半導体単結晶薄膜４の選択成長
を行なえばよい。したがって、選択成長が容易になると
いう効果を奏する。

【００６４】実施の形態７ 図１９〜図２０は、実施の形態７に従う半導体装置の製
造方法の工程図であり、実施の形態６における図１７〜
図１８の工程に対応する部分である。

【００６５】図１９を参照して、パターニングされた誘
電体薄膜のパターン３とシリコン基板１上に、アモルフ
ァスシリコン薄膜４０を堆積する。

【００６６】図２０を参照して、アモルファスシリコン
薄膜４０を加熱処理して、アモルファスＳｉを単結晶化
させることにより、半導体単結晶薄膜４を形成する。

【００６７】このような半導体装置の製造方法において
は、誘電体薄膜のパターン３を半導体単結晶薄膜４で埋
込むときに、誘電体薄膜のパターン３に対して、半導体
単結晶薄膜４を選択成長させる必要がないので、半導体
単結晶薄膜４の形成が容易になるという効果を奏する。

【００６８】実施の形態８ 図２１は、実施の形態８に従う半導体装置の製造方法の
主要工程の断面図であり、実施の形態１における図６工
程に対応する部分を抽出して描いている。

【００６９】図２１を参照して、半導体単結晶薄膜４の
一部にｎ型あるいはｐ型ドーパントのドーピング領域５
０を設けている点で、実施の形態１に係る半導体装置と
異なる。ドーピング領域５０は、半導体単結晶薄膜４を
選択成長するときに同時にドーパントを添加するか、あ
るいは、ノンドープの半導体単結晶薄膜４を形成した
後、ドーパントをイオン注入し、その後で、再びノンド
ープの半導体単結晶薄膜４を選択成長させて形成しても
よい。

【００７０】このような半導体装置においては、電荷が
流れるチャネルの不純物濃度が低くなるために、電子あ
るいはホールの移動度が増加して、電流駆動能力が向上
するという効果を奏する。また、上記の製造方法では、
チャネル領域の不純物濃度プロファイルの制御が容易に
なるという効果を奏する。

【００７１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７２】

【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、ソース・ドレイン領域
およびゲート電極の下部に誘電体薄膜を埋込んだ構造に
より、電流駆動能力とスイッチングのＯｎ／Ｏｆｆ比が
向上するという効果を奏する。

【００７３】この発明の第２の局面に従う半導体装置に
よれば、ソース・ドレイン領域下部に誘電体薄膜を埋込
んだ構造にしているので、接合容量が低減し、動特性が
向上するという効果を奏する。

【００７４】この発明の第３の局面に従う半導体装置に
おいては、誘電体薄膜の幅と厚さを限定することによっ
て、半導体単結晶薄膜をエピタキシャル成長させて、誘
電体薄膜の埋込が容易になり、かつ、平坦な半導体単結
晶薄膜表面を得るという効果を奏する。

【００７５】この発明の第４の局面に従う半導体装置に
よれば、電荷が移動するチャネル領域のキャリアプロフ
ァイルを制御することによって、トランジスタの電流駆
動能力を向上させる効果と、しきい値電圧のばらつきを
低減させるという効果を奏する。

【００７６】この発明の第５の局面に従う半導体装置に
よれば、誘電体薄膜をシリコン酸化膜としているので、
ＳＯＩ基板に作製したＭＯＳＦＥＴ半導体装置と同様の
電気特性を持つ半導体装置が得られるという効果を奏す
る。

【００７７】この発明の第６の局面に従う半導体装置の
製造方法によれば、素子分離膜に囲まれて露出した基板
表面の上に選択的に半導体単結晶をエピタキシャル成長
させ、さらに上記誘電体膜のパターン上をラテラル成長
させ、それによって、誘電体膜のパターンを埋込むよう
に半導体単結晶膜を形成するので、ゲート電極下部ある
いはソース・ドレイン領域下部に形成した誘電体薄膜の
パターンを容易に埋込むことができるという効果を奏す
る。

【００７８】この発明の第７の局面に従う半導体装置の
製造方法においては、電荷が移動するチャネル領域をＳ
ｉとＳｉＧｅのヘテロ構造にすることによって、トラン
ジスタの動作速度と電流駆動能力を向上させるという効
果を奏する。

【００７９】この発明の第８の局面に従う半導体装置の
製造方法においては、素子分離膜を形成する前に、半導
体基板上の一部領域に誘電体薄膜のパターンを設け、こ
の誘電体薄膜のパターンを埋込むように半導体単結晶薄
膜をエピタキシャル成長させるので、誘電体薄膜のパタ
ーニングと半導体単結晶薄膜のエピタキシャル成長が容
易になるという効果を奏する。

【００８０】この発明の第９の局面に従う半導体装置の
製造方法によれば、誘電体薄膜のパターンを埋込むため
にアモルファス半導体薄膜を堆積させた後、これを加熱
処理して、アモルファス半導体薄膜を結晶化させて、半
導体単結晶薄膜を形成するので、誘電体薄膜のパターン
の埋込を容易にするという効果を奏する。

【図面の簡単な説明】

【図１】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の断面図である。

【図２】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第１の工程における半導体装置の断
面図である。

【図３】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第２の工程における半導体装置の断
面図である。

【図４】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第３の工程における半導体装置の断
面図である。

【図５】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第４の工程における半導体装置の断
面図である。

【図６】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第５の工程における半導体装置の断
面図である。

【図７】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第６の工程における半導体装置の断
面図である。

【図８】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第７の工程における半導体装置の断
面図である。

【図９】 実施の形態１に係るＭＯＳＦＥＴ半導体装置
の製造方法の順序の第８の工程における半導体装置の断
面図である。

【図１０】 実施の形態１に係るＭＯＳＦＥＴ半導体装
置の製造方法の順序の第９の工程における半導体装置の
断面図である。

【図１１】 実施の形態２に係る半導体装置の断面図と
その概略平面図である。

【図１２】 実施の形態３に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。

【図１３】 実施の形態３に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。

【図１４】 実施の形態４に係る半導体装置の断面図で
ある。

【図１５】 実施の形態５に係る半導体装置の製造方法
の主要工程を示す半導体装置の断面図である。

【図１６】 実施の形態６に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。

【図１７】 実施の形態６に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。

【図１８】 実施の形態６に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。

【図１９】 実施の形態７に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。

【図２０】 実施の形態７に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。

【図２１】 実施の形態８に係る半導体装置の製造方法
の主要工程における半導体装置の断面図である。

【図２２】 従来のＭＯＳＦＥＴ半導体装置の断面図で
ある。

【図２３】 従来のＭＯＳＦＥＴ半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。

【図２４】 従来のＭＯＳＦＥＴ半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。

【図２５】 従来のＭＯＳＦＥＴ半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。

【図２６】 従来のＭＯＳＦＥＴ半導体装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。

【図２７】 従来のＭＯＳＦＥＴ半導体装置の製造方法
の順序の第５の工程における半導体装置の断面図であ
る。

【図２８】 従来のＭＯＳＦＥＴ半導体装置の製造方法
の順序の第６の工程における半導体装置の断面図であ
る。

【符号の説明】

１ 基板、２ 素子分離膜、３ 誘電体膜のパターン、
４ 半導体単結晶薄膜、５ ゲート絶縁膜、６ ゲート
電極、１０ ソース、１１ ドレイン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中畑 匠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 古川 泰助 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 徳田 安紀 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA12 AA82 BA01 CA01 CA17 DA12 DA24 DA43 DA74 5F040 DA01 DA12 DC01 DC08 EB04 EC07 EE06 EF02 EK01 EM04 FA03 FA05 FB02 FC02 FC06 5F110 AA02 AA07 AA15 CC02 DD05 DD13 EE09 EE32 FF02 FF23 GG02 GG12 HJ13 HM15 NN62 QQ11

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基板と、 前記基板の表面に設けられ、素子を形成すべき素子領域
   を他の素子領域から分離する素子分離膜と、 前記素子分離膜に囲まれて露出した基板表面の上に、前
   記素子分離膜と距離を隔てて設けられた誘電体膜のパタ
   ーンと、 前記誘電体膜のパターンを覆うように、前記基板の上に
   設けられた半導体単結晶膜と、 前記半導体単結晶膜の上であって、前記誘電体膜のパタ
   ーンの上方位置に、ゲート絶縁膜を介在させて設けられ
   たゲート電極と、 前記半導体単結晶膜の表面中であって、前記ゲート電極
   の両側に設けられた一対のソース・ドレイン領域と、を
   備えた半導体装置。
2. 【請求項２】 前記誘電体膜のパターンは互いに離され
   て設けられた、複数個の部分からなっており、それぞれ
   の部分は、前記ゲート電極に平行になるように形成され
   ている、請求項１に記載の半導体装置。
3. 【請求項３】 前記誘電体膜のパターンのそれぞれの部
   分の幅は、ゲート長と同等か、あるいはそれより小さく
   されており、 前記誘電体膜のパターンのそれぞれの部分の厚さは、該
   それぞれの部分の幅と同等か、あるいはそれより小さく
   されており、 前記誘電体膜のパターンのそれぞれの部分の高さは、前
   記素子分離膜の高さよりも低くされている、請求項２に
   記載の半導体装置。
4. 【請求項４】 前記半導体単結晶膜の一部または全部に
   Ｎ型あるいはＰ型のドーパントがドープされている、請
   求項１に記載の半導体装置。
5. 【請求項５】 前記誘電体膜のパターンはシリコン酸化
   膜で形成されている、請求項１に記載の半導体装置。
6. 【請求項６】 基板の表面に、素子を形成すべき素子領
   域を他の素子領域から分離する素子分離膜を形成する工
   程と、 前記素子分離膜に囲まれて露出した基板表面の上に、前
   記素子分離膜と距離を隔てて、誘電体膜のパターンを形
   成する工程と、 前記素子分離膜に囲まれて露出した基板表面の上に選択
   的に半導体単結晶をエピタキシャル成長させ、さらに前
   記誘電体膜のパターン上をラテラル成長させ、それによ
   って、前記誘電体膜のパターンを埋込むように、半導体
   単結晶膜を前記素子分離膜に囲まれて露出した基板表面
   の上に形成する工程と、 前記半導体単結晶膜の上であって、前記誘電体膜のパタ
   ーンの上方位置に、ゲート絶縁膜を形成し、該ゲート絶
   縁膜の上にゲート電極を形成する工程と、 前記半導体単結晶膜の表面中であって、前記ゲート電極
   の両側に一対のソース・ドレイン領域を形成する工程
   と、を備えた半導体装置の製造方法。
7. 【請求項７】 前記半導体単結晶膜は、Ｓｉ膜をエピタ
   キシャル成長させること、ＳｉＧｅ膜をエピタキシャル
   成長させること、あるいはＳｉとＳｉＧｅの積層膜をエ
   ピタキシャル成長させることによって形成する請求項６
   に記載の半導体装置の製造方法。
8. 【請求項８】 基板の上に誘電体膜のパターンを形成す
   る工程と、 前記誘電体膜のパターンを埋込むように前記基板の上に
   半導体単結晶膜をエピタキシャル成長させる工程と、 前記誘電体膜のパターンを取り囲むように、前記半導体
   単結晶膜中に素子分離膜を形成する工程と、 前記半導体単結晶膜の上であって、前記誘電体膜のパタ
   ーンの上方位置に、ゲート絶縁膜を形成し、該ゲート絶
   縁膜の上にゲート電極を形成する工程と、 前記半導体単結晶膜の表面中であって、前記ゲート電極
   の両側に一対のソース・ドレイン領域を形成する工程
   と、を備えた半導体装置の製造方法。
9. 【請求項９】 基板の表面に、素子を形成すべき素子領
   域を他の素子領域から分離する素子分離膜を形成する工
   程と、 前記素子分離膜に囲まれて露出した基板表面の上に、前
   記素子分離膜と距離を隔てて、誘電体膜のパターンを形
   成する工程と、 前記素子分離膜に囲まれて露出した基板表面の上に、前
   記誘電体膜のパターンを覆うようにアモルファス半導体
   膜を堆積する工程と、 前記アモルファス半導体膜を結晶化させ、半導体単結晶
   膜を形成する工程と、 前記半導体単結晶膜の上であって、前記誘電体膜のパタ
   ーンの上方位置に、ゲート絶縁膜を形成し、該ゲート絶
   縁膜の上にゲート電極を形成する工程と、 前記半導体単結晶膜の表面中であって、前記ゲート電極
   の両側に一対のソース・ドレイン領域を形成する工程
   と、を備えた半導体装置の製造方法。