JPH11330464A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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- JPH11330464A JPH11330464A JP10133605A JP13360598A JPH11330464A JP H11330464 A JPH11330464 A JP H11330464A JP 10133605 A JP10133605 A JP 10133605A JP 13360598 A JP13360598 A JP 13360598A JP H11330464 A JPH11330464 A JP H11330464A
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Abstract
(57)【要約】
【課題】 蓄積モードに動作するＭＯＳＦＥＴにおい
て、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界
面におけるキャリアトラップを低減し、ＦＥＴ特性を安
定にすると共にゲート酸化膜の信頼性を向上させる。 【解決手段】 元素の周期表に示される第１５族の元素
のうち、窒素以外のもののみをドーピングしてソース領
域４ａ、４ｂ及び表面チャネル層５を形成する。これよ
り、ゲート酸化膜７中又はゲート酸化膜７とソース領域
４ａ、４ｂ及び表面チャネル層７の界面に窒化珪素がほ
とんど介在しないものとなる。このため、ゲート酸化膜
７中又はゲート酸化膜７とソース領域４ａ、４ｂ及び表
面チャネル層７との界面におけるキャリアトラップを低
減でき、ＦＥＴ特性を安定にできると共にゲート酸化膜
の信頼性を向上させることができる。
て、ゲート酸化膜中又はゲート酸化膜と炭化珪素との界
面におけるキャリアトラップを低減し、ＦＥＴ特性を安
定にすると共にゲート酸化膜の信頼性を向上させる。 【解決手段】 元素の周期表に示される第１５族の元素
のうち、窒素以外のもののみをドーピングしてソース領
域４ａ、４ｂ及び表面チャネル層５を形成する。これよ
り、ゲート酸化膜７中又はゲート酸化膜７とソース領域
４ａ、４ｂ及び表面チャネル層７の界面に窒化珪素がほ
とんど介在しないものとなる。このため、ゲート酸化膜
７中又はゲート酸化膜７とソース領域４ａ、４ｂ及び表
面チャネル層７との界面におけるキャリアトラップを低
減でき、ＦＥＴ特性を安定にできると共にゲート酸化膜
の信頼性を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図７に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。このプレーナ型ＭＯＳＦＥＴの断面図を図７に示
し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造に
ついて説明する。
【０００３】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。ｎ- 型エピ層２の表
層部における所定領域には、所定深さを有するｐ- 型ベ
ース領域３ａおよびｐ- 型ベース領域３ｂが離間して形
成されている。また、ｐ-型ベース領域３ａ、３ｂの表
層部の所定領域には、該ベース領域３ａ、３ｂよりも浅
いｎ+ 型ソース領域４ａ、４ｂが形成されている。
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。ｎ- 型エピ層２の表
層部における所定領域には、所定深さを有するｐ- 型ベ
ース領域３ａおよびｐ- 型ベース領域３ｂが離間して形
成されている。また、ｐ-型ベース領域３ａ、３ｂの表
層部の所定領域には、該ベース領域３ａ、３ｂよりも浅
いｎ+ 型ソース領域４ａ、４ｂが形成されている。
【０００４】さらに、ｎ+ 型ソース領域４ａとｎ+ 型ソ
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ
層５はデバイスの動作時にチャネル形成層として機能す
る。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
ース領域４ｂとの間におけるｎ- 型エピ層２およびｐ-
型ベース領域３ａ、３ｂの表面部にはｎ- 型ＳｉＣ層５
が延設されている。つまり、ｐ- 型ベース領域３ａ、３
ｂの表面部においてソース領域４ａ、４ｂとｎ- 型エピ
層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されてい
る。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、エピタキシャル膜の結晶が４
Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ
層５はデバイスの動作時にチャネル形成層として機能す
る。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【０００５】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、
３ｂのドーパント濃度以下となっている。これにより、
低オン抵抗化が図られている。表面チャネル層５の上面
およびｎ+ 型ソース領域４ａ、４ｂの上面には熱酸化に
てゲート酸化膜７が形成されている。さらに、ゲート酸
化膜７の上にはゲート電極８が形成されている。ゲート
電極８は絶縁膜９にて覆われている。絶縁膜９としてＬ
ＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
膜が用いられている。その上にはソース電極１０が形成
され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂお
よびｐ- 型ベース領域３ａ、３ｂと接している。また、
ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１
１が形成されている。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３ａ、
３ｂのドーパント濃度以下となっている。これにより、
低オン抵抗化が図られている。表面チャネル層５の上面
およびｎ+ 型ソース領域４ａ、４ｂの上面には熱酸化に
てゲート酸化膜７が形成されている。さらに、ゲート酸
化膜７の上にはゲート電極８が形成されている。ゲート
電極８は絶縁膜９にて覆われている。絶縁膜９としてＬ
ＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）
膜が用いられている。その上にはソース電極１０が形成
され、ソース電極１０はｎ+ 型ソース領域４ａ、４ｂお
よびｐ- 型ベース領域３ａ、３ｂと接している。また、
ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１
１が形成されている。
【０００６】このように構成されたプレーナ型ＭＯＳＦ
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
【０００７】
【発明が解決しようとする課題】上記構成を有するプレ
ーナ型パワーＭＯＳＦＥＴを製作し、ゲート酸化膜７を
光照射Ｃ−Ｖ測定により評価したところ、ｐ型半導体チ
ャネルでは現れないフォラットバンドシフト量が大きく
なる特性を有していること、また光照射後のＣ−Ｖ特性
が大きく変化し、その特性が瞬時に回復しない、いわゆ
るヒステリシス特性を有することが判った（図８参
照）。
ーナ型パワーＭＯＳＦＥＴを製作し、ゲート酸化膜７を
光照射Ｃ−Ｖ測定により評価したところ、ｐ型半導体チ
ャネルでは現れないフォラットバンドシフト量が大きく
なる特性を有していること、また光照射後のＣ−Ｖ特性
が大きく変化し、その特性が瞬時に回復しない、いわゆ
るヒステリシス特性を有することが判った（図８参
照）。
【０００８】この現象は、ゲート酸化膜中又はゲート酸
化膜と炭化珪素（表面チャネル層５）との界面に電子ト
ラップが存在することを示しており、ＦＥＴ特性を不安
定にするばかりでなく、ゲート酸化膜７の信頼性の低下
を招く可能性がある。本発明は上記点に鑑みて成され、
蓄積モードに動作するＭＯＳＦＥＴにおいて、ゲート酸
化膜中又はゲート酸化膜と炭化珪素との界面における電
子トラップを低減し、ＦＥＴ特性を安定にすると共にゲ
ート酸化膜の信頼性を向上させることを目的とする。
化膜と炭化珪素（表面チャネル層５）との界面に電子ト
ラップが存在することを示しており、ＦＥＴ特性を不安
定にするばかりでなく、ゲート酸化膜７の信頼性の低下
を招く可能性がある。本発明は上記点に鑑みて成され、
蓄積モードに動作するＭＯＳＦＥＴにおいて、ゲート酸
化膜中又はゲート酸化膜と炭化珪素との界面における電
子トラップを低減し、ＦＥＴ特性を安定にすると共にゲ
ート酸化膜の信頼性を向上させることを目的とする。
【０００９】
【課題を解決するための手段】上記問題について本発明
者らが検討を行ったところ、図７に示す表面チャネル層
５に用いられるＮ（窒素）が、ゲート酸化膜７を形成す
るための熱酸化工程中に炭化珪素と反応して窒化珪素を
生成し、この窒化珪素がキャリアトラップ（特に、電
子）として作用していることが原因で発生することが判
った。
者らが検討を行ったところ、図７に示す表面チャネル層
５に用いられるＮ（窒素）が、ゲート酸化膜７を形成す
るための熱酸化工程中に炭化珪素と反応して窒化珪素を
生成し、この窒化珪素がキャリアトラップ（特に、電
子）として作用していることが原因で発生することが判
った。
【００１０】そこで、上記目的を達成するため、以下の
技術的手段を採用する。請求項１に記載の発明において
は、表面チャネル層（５）は、元素の周期表に示される
第１５族の元素のうち、窒素以外のもののみがドーピン
グされて形成されていることを特徴としている。このよ
うに、ゲート酸化膜（７）の下部に位置する表面チャネ
ル層が、元素の周期表に示される第１５族の元素のう
ち、窒素以外のもののみがドーピングされて形成されて
いれば、ゲート酸化膜中又はゲート酸化膜と表面チャネ
ル層の界面に窒化珪素がほとんど介在しないものとな
る。このため、ゲート酸化膜中又はゲート酸化膜と炭化
珪素との界面における電子トラップを低減でき、ＦＥＴ
特性を安定にできると共にゲート酸化膜の信頼性を向上
させることができる。
技術的手段を採用する。請求項１に記載の発明において
は、表面チャネル層（５）は、元素の周期表に示される
第１５族の元素のうち、窒素以外のもののみがドーピン
グされて形成されていることを特徴としている。このよ
うに、ゲート酸化膜（７）の下部に位置する表面チャネ
ル層が、元素の周期表に示される第１５族の元素のう
ち、窒素以外のもののみがドーピングされて形成されて
いれば、ゲート酸化膜中又はゲート酸化膜と表面チャネ
ル層の界面に窒化珪素がほとんど介在しないものとな
る。このため、ゲート酸化膜中又はゲート酸化膜と炭化
珪素との界面における電子トラップを低減でき、ＦＥＴ
特性を安定にできると共にゲート酸化膜の信頼性を向上
させることができる。
【００１１】請求項２に記載の発明においては、ｎ型半
導体で構成される半導体基板、半導体層、ソース領域、
及び表面チャネル層のうち、ゲート絶縁膜の下部に配置
される表面チャネル層のみが、元素の周期表に示される
第１５族の元素のうち、窒素以外のもののみがドーピン
グされて形成されていることを特徴としている。このよ
うに、ゲート酸化膜の下部に位置する表面チャネル層の
みが、元素の周期表に示される第１５族の元素のうち、
窒素以外のもののみがドーピングされて形成されていれ
ば、その他の領域は窒素がドーピングされて形成されて
いてもよい。もちろん、全てのｎ型半導体構成部が窒素
以外のドーパントで構成されていてもよい。
導体で構成される半導体基板、半導体層、ソース領域、
及び表面チャネル層のうち、ゲート絶縁膜の下部に配置
される表面チャネル層のみが、元素の周期表に示される
第１５族の元素のうち、窒素以外のもののみがドーピン
グされて形成されていることを特徴としている。このよ
うに、ゲート酸化膜の下部に位置する表面チャネル層の
みが、元素の周期表に示される第１５族の元素のうち、
窒素以外のもののみがドーピングされて形成されていれ
ば、その他の領域は窒素がドーピングされて形成されて
いてもよい。もちろん、全てのｎ型半導体構成部が窒素
以外のドーパントで構成されていてもよい。
【００１２】なお、請求項３に記載の発明のように、溝
ゲート型のＭＯＳＦＥＴにおいて、ゲート酸化膜（２
９）の下部に配置される表面チャネル層（２８）を、元
素の周期表に示される第１５族の元素のうち、窒素以外
のもののみがドーピングされて構成するようにしても、
請求項１と同様の効果が得られる。また、請求項４に記
載の発明のように、ラテラルＭＯＳＦＥＴにおいて、ゲ
ート酸化膜（１０５）の下部に配置される表面チャネル
層（１０２）を、元素の周期表に示される第１５族の元
素のうち、窒素以外のもののみがドーピングされて構成
するようにしても、請求項１と同様の効果が得られる。
ゲート型のＭＯＳＦＥＴにおいて、ゲート酸化膜（２
９）の下部に配置される表面チャネル層（２８）を、元
素の周期表に示される第１５族の元素のうち、窒素以外
のもののみがドーピングされて構成するようにしても、
請求項１と同様の効果が得られる。また、請求項４に記
載の発明のように、ラテラルＭＯＳＦＥＴにおいて、ゲ
ート酸化膜（１０５）の下部に配置される表面チャネル
層（１０２）を、元素の周期表に示される第１５族の元
素のうち、窒素以外のもののみがドーピングされて構成
するようにしても、請求項１と同様の効果が得られる。
【００１３】請求項５に記載の発明においては、表面チ
ャネル層（５）を形成する工程では、元素の周期表に示
される第１５族の元素のうち、窒素以外のもののみをド
ーピングして該表面チャネル層を形成することを特徴と
している。このように、表面チャネル層を元素の周期表
に示される第１５族の元素のうち、窒素以外のもののみ
をドーピングして形成するようにすれば、これらの上に
形成されるゲート酸化膜中又はゲート酸化膜と表面チャ
ネル層の界面に窒化珪素が形成されない。このため、ゲ
ート酸化膜中又はゲート酸化膜と炭化珪素との界面にお
けるキャリアトラップを低減でき、ＦＥＴ特性を安定に
できると共にゲート酸化膜の信頼性を向上させることが
できる。
ャネル層（５）を形成する工程では、元素の周期表に示
される第１５族の元素のうち、窒素以外のもののみをド
ーピングして該表面チャネル層を形成することを特徴と
している。このように、表面チャネル層を元素の周期表
に示される第１５族の元素のうち、窒素以外のもののみ
をドーピングして形成するようにすれば、これらの上に
形成されるゲート酸化膜中又はゲート酸化膜と表面チャ
ネル層の界面に窒化珪素が形成されない。このため、ゲ
ート酸化膜中又はゲート酸化膜と炭化珪素との界面にお
けるキャリアトラップを低減でき、ＦＥＴ特性を安定に
できると共にゲート酸化膜の信頼性を向上させることが
できる。
【００１４】例えば、請求項６に示すように、化学気相
成長法によって表面チャネル層を成長させるものについ
て適用することができる。また、請求項７に示すよう
に、半導体層及びベース領域に、元素の周期表に示され
る第１５族の元素のうち、窒素以外のもののみをイオン
注入することで表面チャネル層を形成するものについて
適用することもできる。
成長法によって表面チャネル層を成長させるものについ
て適用することができる。また、請求項７に示すよう
に、半導体層及びベース領域に、元素の周期表に示され
る第１５族の元素のうち、窒素以外のもののみをイオン
注入することで表面チャネル層を形成するものについて
適用することもできる。
【００１５】請求項８に記載の発明のように、熱酸化に
よってゲート酸化膜を形成する場合において、熱酸化時
に窒化珪素が形成される場合があるため、このような場
合において、元素の周期表に示される第１５族の元素の
うち、窒素以外のもののみをドーピングして表面チャネ
ル層を形成するようにすることが好適である。なお、請
求項９に示すように、酸化珪素膜を表面チャネル層上に
堆積形成させた後に、熱酸化を行うことによってゲート
酸化膜を形成してもよい。
よってゲート酸化膜を形成する場合において、熱酸化時
に窒化珪素が形成される場合があるため、このような場
合において、元素の周期表に示される第１５族の元素の
うち、窒素以外のもののみをドーピングして表面チャネ
ル層を形成するようにすることが好適である。なお、請
求項９に示すように、酸化珪素膜を表面チャネル層上に
堆積形成させた後に、熱酸化を行うことによってゲート
酸化膜を形成してもよい。
【００１６】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
【００１７】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図７に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図７に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図７に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図７に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。
【００１８】図７に示すＭＯＳＦＥＴでは、Ｎ（窒素）
がドーピングされて表面チャネル層５が形成されている
が、図１に示す縦型パワーＭＯＳＦＥＴでは、元素の周
期表に示される第１５族（旧５Ｂ族）の元素のうち窒素
以外のものであるＰ（リン）、Ａｓ（砒素）、Ｓｂ（ア
ンチモン）、Ｂｉ（ビスマス）のみがドーパントされて
表面チャネル層５が形成されている。
がドーピングされて表面チャネル層５が形成されている
が、図１に示す縦型パワーＭＯＳＦＥＴでは、元素の周
期表に示される第１５族（旧５Ｂ族）の元素のうち窒素
以外のものであるＰ（リン）、Ａｓ（砒素）、Ｓｂ（ア
ンチモン）、Ｂｉ（ビスマス）のみがドーパントされて
表面チャネル層５が形成されている。
【００１９】そして、ゲート酸化膜７の中、又はゲート
酸化膜７と表面チャネル層５との界面には、窒化珪素が
ほとんどない状態となっている。このため、本実施形態
に示す縦型パワーＭＯＳＦＥＴは、窒化珪素を要因とす
る電子又は正孔トラップが作用せず、ＭＯＳＦＥＴ特性
の安定したものとなっている。なお、ベース領域３ａ、
３ｂにおいて、部分的に厚くされた領域はディープベー
ス層３０ａ、３０ｂであり、ディープベース層３０ａ、
３０ｂによって、ディープベース層３０ａ、３０ｂ下の
ｎ- 型エピ層２における厚さが薄くなり（ｎ+型半導体
基板１とディープベース層３０ａ、３０ｂとの距離が短
くなり）電界強度を高くすることができ、アバランシェ
ブレークダウンし易くすることができる。
酸化膜７と表面チャネル層５との界面には、窒化珪素が
ほとんどない状態となっている。このため、本実施形態
に示す縦型パワーＭＯＳＦＥＴは、窒化珪素を要因とす
る電子又は正孔トラップが作用せず、ＭＯＳＦＥＴ特性
の安定したものとなっている。なお、ベース領域３ａ、
３ｂにおいて、部分的に厚くされた領域はディープベー
ス層３０ａ、３０ｂであり、ディープベース層３０ａ、
３０ｂによって、ディープベース層３０ａ、３０ｂ下の
ｎ- 型エピ層２における厚さが薄くなり（ｎ+型半導体
基板１とディープベース層３０ａ、３０ｂとの距離が短
くなり）電界強度を高くすることができ、アバランシェ
ブレークダウンし易くすることができる。
【００２０】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図２〜図４を用いて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
の製造工程を、図２〜図４を用いて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
【００２１】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢ+ （若しくはアルミニウム）をイオン注入し
て、ｐ- 型ベース領域３ａ、３ｂを形成する。このとき
のイオン注入条件は、温度が７００℃で、ドーズ量が１
×１０16ｃｍ-2としている。
【００２２】〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を
除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型
エピ層２上に表面チャネル層を化学気相成長法（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶ
Ｄ）法によりエピタキシャル成長させる。このとき、ド
ーパントとして元素の周期表に示される第１５族の元素
のうち、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、つまりＮ（窒素）以外
のものを用いてエピタキシャル成長を行う。
除去した後、ｐ- 型ベース領域３ａ、３ｂを含むｎ- 型
エピ層２上に表面チャネル層を化学気相成長法（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶ
Ｄ）法によりエピタキシャル成長させる。このとき、ド
ーパントとして元素の周期表に示される第１５族の元素
のうち、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、つまりＮ（窒素）以外
のものを用いてエピタキシャル成長を行う。
【００２３】これにより、表面チャネル層５は、元素の
周期表に示される第１５族の元素のうち、Ｎ以外のもの
のみドーピングされて形成され、Ｎはドーピングされて
いない状態となる。また、このとき、縦型パワーＭＯＳ
ＦＥＴをノーマリオフ型にするために、表面チャネル層
５の厚み（膜厚）を、ゲート電極８に電圧を印加してい
ない時におけるｐ- 型ベース領域３ａ、３ｂから表面チ
ャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７
から表面チャネル層５に広がる空乏層の伸び量との和よ
りも小さくなるようにしている。
周期表に示される第１５族の元素のうち、Ｎ以外のもの
のみドーピングされて形成され、Ｎはドーピングされて
いない状態となる。また、このとき、縦型パワーＭＯＳ
ＦＥＴをノーマリオフ型にするために、表面チャネル層
５の厚み（膜厚）を、ゲート電極８に電圧を印加してい
ない時におけるｐ- 型ベース領域３ａ、３ｂから表面チ
ャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７
から表面チャネル層５に広がる空乏層の伸び量との和よ
りも小さくなるようにしている。
【００２４】具体的には、ｐ- 型ベース領域３ａ、３ｂ
から表面チャネル層５に広がる空乏層の伸び量は、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧によって決定され、ゲート酸化膜７
から表面チャネル層５に広がる空乏層の伸び量は、ゲー
ト酸化膜７の電荷及びゲート電極８（金属）と表面チャ
ネル層５（半導体）との仕事関数差によって決定される
ため、これらに基づいて表面チャネル層５の膜厚を決定
している。
から表面チャネル層５に広がる空乏層の伸び量は、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧によって決定され、ゲート酸化膜７
から表面チャネル層５に広がる空乏層の伸び量は、ゲー
ト酸化膜７の電荷及びゲート電極８（金属）と表面チャ
ネル層５（半導体）との仕事関数差によって決定される
ため、これらに基づいて表面チャネル層５の膜厚を決定
している。
【００２５】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０
と接触していて接地状態となっている。このため、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧を利用して表面チャネル層５をピン
チオフすることができる。例えば、ｐ- 型ベース領域３
ａ、３ｂが接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ- 型ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ - 型ベース領域３ａ、３ｂをソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ- 型ベース領域３ａ、３ｂは、ソース電極１０
と接触していて接地状態となっている。このため、表面
チャネル層５とｐ- 型ベース領域３ａ、３ｂとのＰＮ接
合のビルトイン電圧を利用して表面チャネル層５をピン
チオフすることができる。例えば、ｐ- 型ベース領域３
ａ、３ｂが接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ- 型ベー
ス領域３ａ、３ｂから空乏層を延ばすということができ
ないため、ｐ - 型ベース領域３ａ、３ｂをソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
【００２６】なお、本実施形態では、不純物濃度が低い
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧をより
大きく利用することができる。また、本実施形態では炭
化珪素によって縦型パワーＭＯＳＦＥＴを製造している
が、これをシリコンを用いて製造しようとすると、ｐ-
型ベース領域３ａ、３ｂや表面チャネル層５等の不純物
層を形成する際における熱拡散の拡散量の制御が困難で
あるため、上記構成と同様のノーマリオフ型のＭＯＳＦ
ＥＴを製造することが困難となる。このため、本実施形
態のようにＳｉＣを用いることにより、シリコンを用い
た場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造
することができる。
ものでｐ- 型ベース領域３ａ、３ｂを形成しているが、
不純物濃度を高くすることによりビルトイン電圧をより
大きく利用することができる。また、本実施形態では炭
化珪素によって縦型パワーＭＯＳＦＥＴを製造している
が、これをシリコンを用いて製造しようとすると、ｐ-
型ベース領域３ａ、３ｂや表面チャネル層５等の不純物
層を形成する際における熱拡散の拡散量の制御が困難で
あるため、上記構成と同様のノーマリオフ型のＭＯＳＦ
ＥＴを製造することが困難となる。このため、本実施形
態のようにＳｉＣを用いることにより、シリコンを用い
た場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造
することができる。
【００２７】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００２８】〔図３（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ
+ 型ソース領域４ａ、４ｂを形成する。このときのイオ
ン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2
としている。
５の上の所定領域にＬＴＯ膜２１を配置し、これをマス
クとしてＮ（窒素）等のｎ型不純物をイオン注入し、ｎ
+ 型ソース領域４ａ、４ｂを形成する。このときのイオ
ン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2
としている。
【００２９】〔図３（ｂ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、
３ｂ上の表面チャネル層５を部分的にエッチング除去す
る。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３ａ、
３ｂ上の表面チャネル層５を部分的にエッチング除去す
る。
【００３０】〔図３（ｃ）に示す工程〕さらに、ＬＴＯ
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
膜２２をマスクにしてＢ+ をイオン注入し、ディープベ
ース層３０ａ、３０ｂを形成する。これにより、ベース
領域３ａ、３ｂの一部が厚くなったものとなる。このデ
ィープベース層３０ａ、３０ｂは、ｎ+ 型ソース領域４
ａ、４ｂに重ならない部分に形成されると共に、ｐ- 型
ベース領域３ａ、３ｂのうちディープベース層３０ａ、
３０ｂが形成された厚みが厚くなった部分が、ディープ
ベース層３０ａが形成されていない厚みの薄い部分より
も不純物濃度が濃く形成される。
【００３１】〔図４（ａ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
ここで、上述したように、ゲート酸化膜７の下部に位置
する表面チャネル層５がＮ（窒素）を含んでいないもの
で構成されているため、熱酸化によってゲート酸化膜７
を形成しても窒化珪素（ＳｉＮ）が形成される可能性が
極めて小さくなる。但し、ウェット酸化を行う際に用い
られる酸化装置内部の残留窒素や炭化珪素に拡散した珪
素等によって窒化珪素が形成される可能性があるが、ほ
とんど無視できる程度とすることが可能である。
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
ここで、上述したように、ゲート酸化膜７の下部に位置
する表面チャネル層５がＮ（窒素）を含んでいないもの
で構成されているため、熱酸化によってゲート酸化膜７
を形成しても窒化珪素（ＳｉＮ）が形成される可能性が
極めて小さくなる。但し、ウェット酸化を行う際に用い
られる酸化装置内部の残留窒素や炭化珪素に拡散した珪
素等によって窒化珪素が形成される可能性があるが、ほ
とんど無視できる程度とすることが可能である。
【００３２】なお、炭化珪素に対する窒素の偏析係数が
他のドーパントに比して大きいために、Ｎ以外のドーパ
ントを用いたチャネル層を形成する場合において、残留
窒素等によるＮドーピングが生じることが避けられない
場合がある。この場合、当然のことながら窒素以外のド
ーパントよりも低濃度ながらＮドーパントが表面チャネ
ル層５中に存在するが、低濃度であるため問題は少な
い。
他のドーパントに比して大きいために、Ｎ以外のドーパ
ントを用いたチャネル層を形成する場合において、残留
窒素等によるＮドーピングが生じることが避けられない
場合がある。この場合、当然のことながら窒素以外のド
ーパントよりも低濃度ながらＮドーパントが表面チャネ
ル層５中に存在するが、低濃度であるため問題は少な
い。
【００３３】このため、ゲート酸化膜７中又はゲート酸
化膜７と表面チャネル層５との界面には、窒化珪素がな
い状態となる。これにより、窒化珪素が原因となって発
生するキャリアトラップ（界面準位）による影響を低減
することができ、ＦＥＴ特性を良好にすることができる
と共に信頼性の高いゲート酸化膜７とすることができ
る。
化膜７と表面チャネル層５との界面には、窒化珪素がな
い状態となる。これにより、窒化珪素が原因となって発
生するキャリアトラップ（界面準位）による影響を低減
することができ、ＦＥＴ特性を良好にすることができる
と共に信頼性の高いゲート酸化膜７とすることができ
る。
【００３４】さらに、蓄積モードで動作するＭＯＳＦＥ
Ｔの場合、表面チャネル層５の膜厚とドーピング濃度の
制御が重要であるが、Ｎ（窒素）をドーパントとして用
いると、炭化珪素内部におけるＮ（窒素）の偏析係数が
１より大きいため、ドーピング濃度の制御が極めて困難
である。しかしながら、上述したように、元素の周期表
に示される第１５族の元素のうち窒素以外のものの大半
は、偏析係数が１より小さいことから、ドーピング濃度
の制御を容易に行えるようにできる。
Ｔの場合、表面チャネル層５の膜厚とドーピング濃度の
制御が重要であるが、Ｎ（窒素）をドーパントとして用
いると、炭化珪素内部におけるＮ（窒素）の偏析係数が
１より大きいため、ドーピング濃度の制御が極めて困難
である。しかしながら、上述したように、元素の周期表
に示される第１５族の元素のうち窒素以外のものの大半
は、偏析係数が１より小さいことから、ドーピング濃度
の制御を容易に行えるようにできる。
【００３５】また、Ｎ（窒素）をドーパントとして用い
た場合と、Ｎ（窒素）以外を用いた場合とを比較する
と、Ｎ（窒素）以外を用いた場合には、形成される不純
物準位がＮ（窒素）を用いた場合に比べて深くなるた
め、実効的なフェルミレベルが深くなる。このため、表
面チャネル層５とｐ- 型ベース領域３ａ、３ｂのＰＮ接
合を利用するノーマリオフ特性に有利となる。なお、ｎ
+ 型半導体基板１やｎ+ 型ソース領域４ａ、４ｂには、
電子密度を高める目的で不純物準位の浅い窒素をドーパ
ントとして用いることが好ましい。
た場合と、Ｎ（窒素）以外を用いた場合とを比較する
と、Ｎ（窒素）以外を用いた場合には、形成される不純
物準位がＮ（窒素）を用いた場合に比べて深くなるた
め、実効的なフェルミレベルが深くなる。このため、表
面チャネル層５とｐ- 型ベース領域３ａ、３ｂのＰＮ接
合を利用するノーマリオフ特性に有利となる。なお、ｎ
+ 型半導体基板１やｎ+ 型ソース領域４ａ、４ｂには、
電子密度を高める目的で不純物準位の浅い窒素をドーパ
ントとして用いることが好ましい。
【００３６】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
【００３７】〔図４（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。次に、この縦型パワーＭＯＳ
ＦＥＴの作用（動作）を説明する。
【００３８】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ - 型ベース領域３ａ、３ｂと表面チャネル層５と
の間の静電ポテンシャルの差、及び表面チャネル層５と
ゲート電極８との間の仕事関数の差により生じた電位に
よって全域空乏化される。ゲート電極８に電圧を印加す
ることにより、表面チャネル層５とゲート電極８との間
の仕事関数の差と外部からの印加電圧の和により生じる
電位差を変化させる。このことにより、チャネルの状態
を制御することができる。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ - 型ベース領域３ａ、３ｂと表面チャネル層５と
の間の静電ポテンシャルの差、及び表面チャネル層５と
ゲート電極８との間の仕事関数の差により生じた電位に
よって全域空乏化される。ゲート電極８に電圧を印加す
ることにより、表面チャネル層５とゲート電極８との間
の仕事関数の差と外部からの印加電圧の和により生じる
電位差を変化させる。このことにより、チャネルの状態
を制御することができる。
【００３９】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数
を第２の仕事関数とし、表面チャネル層５の仕事関数を
第３の仕事関数としたとき、第１〜第３の仕事関数の差
を利用して、表面チャネル層５のｎ型のキャリアを空乏
化する様に第１〜第３の仕事関数と表面チャネル層５の
不純物濃度及び膜厚を設定することができる。
仕事関数とし、ｐ- 型ベース領域３ａ、３ｂの仕事関数
を第２の仕事関数とし、表面チャネル層５の仕事関数を
第３の仕事関数としたとき、第１〜第３の仕事関数の差
を利用して、表面チャネル層５のｎ型のキャリアを空乏
化する様に第１〜第３の仕事関数と表面チャネル層５の
不純物濃度及び膜厚を設定することができる。
【００４０】また、オフ状態において、空乏領域は、ｐ
- 型ベース領域３ａ、３ｂ及びゲート電極８により作ら
れた電界によって、表面チャネル層５内に形成される。
この状態からゲート電極８に対して正のバイアスを供給
すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層
５との間の界面においてｎ+ 型ソース領域４ａ、４ｂか
らｎ- 型ドリフト領域２方向へ延びるチャネル領域が形
成され、オン状態にスイッチングされる。このとき、電
子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層
５を経由し表面チャネル層５からｎ- 型エピ層２に流れ
る。そして、ｎ - 型エピ層２（ドリフト領域）に達する
と、電子は、ｎ+ 型半導体基板１（ｎ+ドレイン）へ垂
直に流れる。
- 型ベース領域３ａ、３ｂ及びゲート電極８により作ら
れた電界によって、表面チャネル層５内に形成される。
この状態からゲート電極８に対して正のバイアスを供給
すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層
５との間の界面においてｎ+ 型ソース領域４ａ、４ｂか
らｎ- 型ドリフト領域２方向へ延びるチャネル領域が形
成され、オン状態にスイッチングされる。このとき、電
子は、ｎ+ 型ソース領域４ａ、４ｂから表面チャネル層
５を経由し表面チャネル層５からｎ- 型エピ層２に流れ
る。そして、ｎ - 型エピ層２（ドリフト領域）に達する
と、電子は、ｎ+ 型半導体基板１（ｎ+ドレイン）へ垂
直に流れる。
【００４１】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態に示した縦型パワーＭＯ
ＳＦＥＴでは、ゲート酸化膜７の下面に位置する表面チ
ャネル層５について、元素の周期表に示す第１５族の元
素のうちＮ（窒素）以外のものをドーパントとして用い
て形成したが、表面チャネル層５が熱酸化されて表面チ
ャネル層５畳のゲート酸化膜７が形成されるからであ
り、これらをＮ（窒素）以外のドーパントで構成してい
れば、その他のｎ型半導体で構成される領域をＮ（窒
素）以外のドーパントで形成しなくてもよい。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態に示した縦型パワーＭＯ
ＳＦＥＴでは、ゲート酸化膜７の下面に位置する表面チ
ャネル層５について、元素の周期表に示す第１５族の元
素のうちＮ（窒素）以外のものをドーパントとして用い
て形成したが、表面チャネル層５が熱酸化されて表面チ
ャネル層５畳のゲート酸化膜７が形成されるからであ
り、これらをＮ（窒素）以外のドーパントで構成してい
れば、その他のｎ型半導体で構成される領域をＮ（窒
素）以外のドーパントで形成しなくてもよい。
【００４２】また、上記実施形態では、表面チャネル層
５をエピタキシャル成長によって形成したものを示した
が、エピタキシャル成長ではなく、ｐ型ベース領域３
ａ、３ｂに元素の周期表に示される第１５族の元素のう
ち窒素以外のものをイオン注入することで形成してもよ
い。また、上記実施形態では、プレーナ型のＭＯＳＦＥ
Ｔにおいて、元素の周期表に示す第１５族の元素のうち
Ｎ（窒素）以外のものをドーパントとして、ソース領域
４ａ、４ｂ及び表面チャネル層５を形成するものを示し
たが、いわゆる溝ゲート型のＭＯＳＦＥＴやラテラルＭ
ＯＳＦＥＴに適用してもよい。
５をエピタキシャル成長によって形成したものを示した
が、エピタキシャル成長ではなく、ｐ型ベース領域３
ａ、３ｂに元素の周期表に示される第１５族の元素のう
ち窒素以外のものをイオン注入することで形成してもよ
い。また、上記実施形態では、プレーナ型のＭＯＳＦＥ
Ｔにおいて、元素の周期表に示す第１５族の元素のうち
Ｎ（窒素）以外のものをドーパントとして、ソース領域
４ａ、４ｂ及び表面チャネル層５を形成するものを示し
たが、いわゆる溝ゲート型のＭＯＳＦＥＴやラテラルＭ
ＯＳＦＥＴに適用してもよい。
【００４３】図５に溝ゲート型のＭＯＳＦＥＴを示す。
溝ゲート型のＭＯＳＦＥＴには、例えばｎ+ 型半導体基
板２１上に、ｎ- 型エピ層２２とｐ型ベース層２３とが
積層されたものが基板２４として用いられる。そして、
この基板２４表面から、ｐ型ベース層２３の表層部に位
置するソース領域２５と共にｐ型ベース層２３を貫通す
る溝２７が形成されており、この溝２７の側面２７ａに
表面チャネル層２８が形成されている。また、溝２７内
にゲート酸化膜２９を介してゲート電極３０が形成され
ており、ゲート電極３０上には、ソース領域２５及びｐ
型ベース層２３に接続されるソース電極３２が層間絶縁
膜３１を介して形成されている。さらに、基板２４の裏
面側にはドレイン電極３３が備えられている。
溝ゲート型のＭＯＳＦＥＴには、例えばｎ+ 型半導体基
板２１上に、ｎ- 型エピ層２２とｐ型ベース層２３とが
積層されたものが基板２４として用いられる。そして、
この基板２４表面から、ｐ型ベース層２３の表層部に位
置するソース領域２５と共にｐ型ベース層２３を貫通す
る溝２７が形成されており、この溝２７の側面２７ａに
表面チャネル層２８が形成されている。また、溝２７内
にゲート酸化膜２９を介してゲート電極３０が形成され
ており、ゲート電極３０上には、ソース領域２５及びｐ
型ベース層２３に接続されるソース電極３２が層間絶縁
膜３１を介して形成されている。さらに、基板２４の裏
面側にはドレイン電極３３が備えられている。
【００４４】このような構成を有する溝ゲート型のＭＯ
ＳＦＥＴの場合には、溝２７内に形成されたゲート絶縁
膜２９の下部に配置される表面チャネル層２８につい
て、元素の周期表に示される第１５族の元素のうち、窒
素以外のもののみをドーピングして形成するようにすれ
ばよい。また、図６にラテラルＭＯＳＦＥＴを示す。ラ
テラルＭＯＳＦＥＴには、例えばｐ型半導体基板１０１
を基板として用いている。この基板１０１の所定領域に
は、イオン注入等によって表面チャネル層１０２が形成
されており、この表面チャネル層１０２の両側にはソー
ス層１０３、ドレイン層１０４が形成されている。ま
た、表面チャネル層１０２上にはゲート酸化膜１０５を
介してゲート電極が備えられている。
ＳＦＥＴの場合には、溝２７内に形成されたゲート絶縁
膜２９の下部に配置される表面チャネル層２８につい
て、元素の周期表に示される第１５族の元素のうち、窒
素以外のもののみをドーピングして形成するようにすれ
ばよい。また、図６にラテラルＭＯＳＦＥＴを示す。ラ
テラルＭＯＳＦＥＴには、例えばｐ型半導体基板１０１
を基板として用いている。この基板１０１の所定領域に
は、イオン注入等によって表面チャネル層１０２が形成
されており、この表面チャネル層１０２の両側にはソー
ス層１０３、ドレイン層１０４が形成されている。ま
た、表面チャネル層１０２上にはゲート酸化膜１０５を
介してゲート電極が備えられている。
【００４５】このように構成されたラテラルＭＯＳＦＥ
Ｔの場合には、ゲート酸化膜１０５の下部に配置される
表面チャネル層１０２について、元素の周期表に示され
る第１５族の元素のうち、窒素以外のもののみをドーピ
ングして形成するようにすればよい。また、ゲート酸化
膜７の形成は、気相成長法により酸化膜を堆積形成した
のち熱酸化することで、堆積させた酸化膜と炭化珪素と
の界面に熱酸化膜を形成することで行ってもよい。
Ｔの場合には、ゲート酸化膜１０５の下部に配置される
表面チャネル層１０２について、元素の周期表に示され
る第１５族の元素のうち、窒素以外のもののみをドーピ
ングして形成するようにすればよい。また、ゲート酸化
膜７の形成は、気相成長法により酸化膜を堆積形成した
のち熱酸化することで、堆積させた酸化膜と炭化珪素と
の界面に熱酸化膜を形成することで行ってもよい。
【図１】本発明の一実施形態における縦型パワーＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】他の実施形態にかかわる溝ゲート型ＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図６】他の実施形態にかかわるラテラルＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図７】本出願人が先に出願した縦型パワーＭＯＳＦＥ
Ｔの構成を示す断面図である。
Ｔの構成を示す断面図である。
【図８】電圧と容量の関係を示す特性図である。
１…ｎ+ 型半導体基板、２…ｎ- 型エピ層、３ａ、３ｂ
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート酸化膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極。
…ｐ- 型ベース領域、４ａ、４ｂ…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、５ａ…ｎ- 型
層の部分、５ｂ…ｎ+ 型層の部分、７…ゲート酸化膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１
…ドレイン電極。
Claims (9)
- 【請求項１】 主表面及び主表面と反対面である裏面を
有し、炭化珪素よりなるｎ型の半導体基板（１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）
と、 前記半導体層の表層部の所定領域に形成され、所定深さ
を有するｐ型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅いｎ型のソース領域（４ａ、４
ｂ）と、 前記ベース領域の表面部及び前記半導体層の表面部にお
いて、前記ソース領域と前記半導体層とを繋ぐように形
成された、炭化珪素よりなるｎ型の表面チャネル層
（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記表面チャネル層は、元素の周期表に示される第１５
族の元素のうち、窒素以外のもののみがドーピングされ
て形成されていることを特徴とする炭化珪素半導体装
置。 - 【請求項２】 ｎ型半導体で構成される前記半導体基
板、前記半導体層、前記ソース領域、及び前記表面チャ
ネル層のうち、前記ゲート絶縁膜の下部に配置される前
記表面チャネル層のみが、元素の周期表に示される第１
５族の元素のうち窒素以外のもののみがドーピングされ
て形成されていることを特徴とする請求項１に記載の炭
化珪素半導体装置。 - 【請求項３】 ｎ型の低抵抗半導体層（２１）と、ｎ型
の高抵抗層（２２）と、ｐ型の第１の半導体層（２３）
とが積層された炭化珪素からなる半導体基板（２４）
と、 前記第１の半導体層の表層部の所定領域に形成されたｎ
型の半導体領域（２５）と、 前記半導体基板の表面から前記半導体領域と前記第１の
半導体層を貫通する溝（２７）と、 前記溝の側面（２７ａ）における少なくとも前記第１の
半導体層の表面に形成された炭化珪素の薄膜よりなるｎ
型の表面チャネル層（２８）と、 少なくとも前記表面チャネル層の表面に形成されたゲー
ト酸化膜（２９）と、 前記溝内における前記ゲート酸化膜の上に形成されたゲ
ート電極（３０）と、 前記半導体基板の表面のうち少なくとも前記半導体領域
の表面上に形成された第１の電極層（３２）と、 前記半導体基板の裏面側に形成された第２の電極層（３
３）とを備え、 前記表面チャネル層は、元素の周期表に示される第１５
族の元素のうち、窒素以外のもののみがドーピングされ
て形成されていることを特徴とする炭化珪素半導体装
置。 - 【請求項４】 炭化珪素からなるｐ型の半導体層有する
半導体基板（１０１）と、 前記半導体層の表層部に形成されたｎ型の表面チャネル
層（１０２）と、 前記表面チャネル層の両端に位置するｎ型のコンタクト
領域（１０３、１０４）と、 前記表面チャネル層をチャネル領域として、少なくとも
前記表面チャネル層上に形成されたゲート電極層（１０
６）とを備え、 前記表面チャネル層は、元素の周期表に示される第１５
族の元素のうち、窒素以外のもののみがドーピングされ
て形成されていることを特徴とする炭化珪素半導体装
置。 - 【請求項５】 ｎ型の炭化珪素よりなる半導体基板
（１）上に、この半導体基板よりも高抵抗な炭化珪素よ
りなるｎ型の半導体層（２）を形成する工程と、 前記半導体層の表層部の所定領域に、所定深さを有する
ｐ型のベース領域（３ａ、３ｂ）を形成する工程と、 前記半導体層及び前記ベース領域の上部にｎ型の表面チ
ャネル層（５）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記表面チャネ
ル層に接すると共に該ベース領域の深さよりも浅いｎ型
のソース領域（４ａ、４ｂ）を形成する工程と、 少なくとも前記表面チャネル層上にゲート酸化膜（７）
を形成する工程と、 前記表面チャネル層上における前記ゲート酸化膜上にゲ
ート電極（８）を形成する工程と、 前記ソース領域及び前記ソース領域に接触するようにソ
ース電極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備えた炭化珪素半導体装置の製造方法であ
って、 前記表面チャネル層を形成する工程は、元素の周期表に
示される第１５族の元素のうち、窒素以外のもののみを
ドーピングして該表面チャネル層を形成することを特徴
とする炭化珪素半導体装置の製造方法。 - 【請求項６】 前記表面チャネル層を形成する工程で
は、化学気相成長法によって前記表面チャネル層を成長
させることを特徴とする請求項５に記載の炭化珪素半導
体装置の製造方法。 - 【請求項７】 前記表面チャネル層を形成する工程で
は、前記半導体層及び前記ベース領域に、元素の周期表
に示される第１５族の元素のうち、窒素以外のもののみ
をイオン注入することで前記表面チャネル層を形成する
ことを特徴とする請求項５に記載の炭化珪素半導体装置
の製造方法。 - 【請求項８】 前記ゲート酸化膜を形成する工程では、
熱酸化によって前記ゲート酸化膜を形成することを特徴
とする請求項５乃至７のいずれか１つに記載の炭化珪素
半導体装置の製造方法。 - 【請求項９】 前記ゲート酸化膜を形成する工程では、
酸化珪素膜を前記表面チャネル層上に堆積形成させた後
に、熱酸化を行うことによって前記ゲート酸化膜を形成
することを特徴とする請求項５乃至７のいずれか１つに
記載の炭化珪素半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13360598A JP3719326B2 (ja) | 1998-05-15 | 1998-05-15 | 炭化珪素半導体装置及びその製造方法 |
| JP36742098A JPH11251592A (ja) | 1998-01-05 | 1998-12-24 | 炭化珪素半導体装置 |
| US09/224,351 US6165822A (en) | 1998-01-05 | 1999-01-04 | Silicon carbide semiconductor device and method of manufacturing the same |
| SE9900008A SE519692C3 (sv) | 1998-01-05 | 1999-01-04 | Halvledaranordning och sätt att tillverka densamma |
| DE19900171A DE19900171B4 (de) | 1998-01-05 | 1999-01-05 | Siliziumkarbid-Halbleiteranordnung und Verfahren zu deren Herstellung |
| US09/626,741 US6452228B1 (en) | 1998-01-05 | 2000-07-26 | Silicon carbide semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13360598A JP3719326B2 (ja) | 1998-05-15 | 1998-05-15 | 炭化珪素半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330464A true JPH11330464A (ja) | 1999-11-30 |
| JP3719326B2 JP3719326B2 (ja) | 2005-11-24 |
Family
ID=15108718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13360598A Expired - Fee Related JP3719326B2 (ja) | 1998-01-05 | 1998-05-15 | 炭化珪素半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3719326B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008311406A (ja) * | 2007-06-14 | 2008-12-25 | Toyota Motor Corp | 溝ゲート型ＳｉＣ半導体装置の製造方法 |
| JP2009016783A (ja) * | 2007-06-08 | 2009-01-22 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| WO2010116887A1 (ja) | 2009-04-10 | 2010-10-14 | 住友電気工業株式会社 | 絶縁ゲート型電界効果トランジスタ |
| US8108159B2 (en) * | 2007-09-20 | 2012-01-31 | Samsung Electronics Co., Ltd. | Method of detecting degradation of semiconductor devices and method of detecting degradation of integrated circuits |
-
1998
- 1998-05-15 JP JP13360598A patent/JP3719326B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016783A (ja) * | 2007-06-08 | 2009-01-22 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2008311406A (ja) * | 2007-06-14 | 2008-12-25 | Toyota Motor Corp | 溝ゲート型ＳｉＣ半導体装置の製造方法 |
| US8108159B2 (en) * | 2007-09-20 | 2012-01-31 | Samsung Electronics Co., Ltd. | Method of detecting degradation of semiconductor devices and method of detecting degradation of integrated circuits |
| WO2010116887A1 (ja) | 2009-04-10 | 2010-10-14 | 住友電気工業株式会社 | 絶縁ゲート型電界効果トランジスタ |
| US8502236B2 (en) | 2009-04-10 | 2013-08-06 | Sumitomo Electric Industries, Ltd. | Insulated gate field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3719326B2 (ja) | 2005-11-24 |
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