JP4568930B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーMOSFETに関するものである。
【0002】
【従来の技術】
炭化珪素半導体装置、例えばnチャネルタイプの縦型パワーMOSFETでは、ソース電極との接続部分に、n型不純物が高濃度にドーピングされたn+ 型ソース領域が備えられる。
【0003】
このn+ 型ソース領域は、n型不純物である窒素(N)を高濃度にドーピングしたのち、窒素を活性化させることによって形成される。このとき、ソース電極とのコンタクト抵抗を低減すべく、またn+ 型ソース領域の抵抗値ができるだけ低くなるように、n+ 型ソース領域をできるだけ高濃度で形成するようにしている。
【0004】
【発明が解決しようとする課題】
しかしながら、窒素を活性化させる際に行う熱処理時に、窒素が外部拡散(Out diffusion)してしまい、n+ 型ソース領域の表層部、つまりソース電極とのコンタクト部分においてn+ 型ソース領域の濃度が低下してしまい、ソース電極とn+ 型ソース領域とのコンタクト抵抗、及びn+ 型ソース領域のシート抵抗が高くなるという問題がある。
【0005】
本発明は上記問題に鑑みて成され、不純物の外部拡散を抑制し、ソース電極と接続されるソース領域のコンタクト抵抗、及びソース領域のシート抵抗が高くならないようにすることを目的とする。
【0006】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
【0007】
請求項1に記載の発明においては、ソース領域(4)を形成する工程は、該ソース領域のうち、ソース電極(10)に接続される上面から所定深さ深くなった位置に、第1ドーパントを含む第1ソース領域(4a)を形成する工程と、第1のソース領域よりも浅い位置に第1ドーパントよりも質量の大きな第2ドーパントを含む第2ソース領域(4b)を形成する工程と、を含んでいることを特徴としている。
【0008】
第1ドーパントよりも質量の大きな第2ドーパントは、質量が重い分だけ拡散速度が遅くなり、第1ドーパントに比して外部拡散しにくくなる。
【0009】
このため、ソース領域のうち、ソース電極に接続される上面から所定深さ深くなった位置に、第1ドーパントを含む第1ソース領域を形成し、第1のソース領域よりも浅い位置は第1ドーパントよりも質量の大きな第2ドーパントを含む第2ソース領域を形成するようにすれば、ソース電極と接触する部分における外部拡散を少なくでき、ソース領域のコンタクト抵抗及びソース領域のシート抵抗が高くならないようにできる。
【0010】
なお、請求項2に示すように、ベース領域(3)の表層部に第1導電型の表面チャネル層(5)を形成する蓄積型の炭化珪素半導体装置においても請求項1と同様の効果を得ることができる。
【0011】
さらに、請求項1または2に記載の発明においては、第1ソース領域を形成するためのマスクと、第2ソース領域を形成するためのマスクとを同一マスクで兼用することを特徴としている。
【0012】
これにより、第1ソース領域と第2ソース領域とがずれることなく形成できる。そのため、ずれ量を考慮したセル設計の必要がなく、セルサイズを小さくできる。また、マスクの兼用により製造工程の簡略化を図ることができる。
【0015】
なお、請求項に示すように、軽い第1ドーパントを窒素、重い第2ドーパントをリンとすることにより、請求項1または2に示す効果を得ることができる。また、このようにすると、窒素はリンに比べ活性化エネルギーが小さいため、リンのみを用いて同じ不純物濃度プロファイルを形成した場合に比べてキャリア濃度を高くすることができる。その結果、ソース領域のシート抵抗を低くすることができる。
【0021】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【0022】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
【0023】
図1に、本発明の一実施形態を適用して形成したノーマリオフ型のnチャネルタイププレーナ型のMOSFET(以下、縦型パワーMOSFETという)の断面構成を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。以下、図1に基づいて縦型パワーMOSFETの構造について説明する。
【0024】
炭化珪素からなるn+ 型半導体基板1は上面を主表面1aとし、主表面の反対面である下面を裏面1bとしている。このn+ 型半導体基板1の主表面1a上には、基板1よりも低いドーパント濃度を有する炭化珪素からなるn- 型エピタキシャル層(以下、n- 型エピ層という)2が積層されている。
【0025】
- 型エピ層2の表層部における所定領域には、所定深さを有するp型ベース領域3が形成されている。このp型ベース領域3はBをドーパントとして形成されており、略1×1017cm-3以上の濃度となっている。
【0026】
また、p型ベース領域3の表層部の所定領域には、該ベース領域3よりも浅い低抵抗なn+ 型ソース領域4が形成されている。このn+ 型ソース領域4のうち接合深さの深い領域(第1ソース領域)4aは、n型不純物として比較的質量の軽い窒素(N)がドーピングされて構成されており、n+ 型ソース領域4のうち接合深さの浅い領域(第2ソース領域)4bは、n型不純物として窒素よりも質量の重いリン(P)等がドーピングされて構成されている。
【0027】
具体的には、図2に示す各要素の濃度プロファイルに示されるように、リン(P)の濃度は、n+ 型ソース領域4の表面から所定深さまでの間で最も濃くなっており、窒素(N)の濃度は、n+ 型ソース領域4の表面より所定深さ深くなった位置から最も濃くなっている。このように、領域4aと領域4bはそれぞれ、窒素が最も濃くなる部分とリンが最も濃くなる部分を区別したものであり、実際には領域4aと領域4bとの界面近傍において窒素とリンが混在した状態となっている。
【0028】
また、図2から分かるように、領域4bにおいてリンはn+ 型ソース領域4の表面から内部にかけて全体的に高濃度となっている。
【0029】
さらに、n+ 型ソース領域4とn- 型エピ層2とを繋ぐように、p型ベース領域3の表面部にはn- 型SiC層5が延設されている。このn- 型SiC層5は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が4H、6H、3Cのものを用いる。尚、このn- 型SiC層5はデバイスの動作時にチャネル形成層として機能する。以下、n- 型SiC層5を表面チャネル層という。
【0030】
表面チャネル層5はN(窒素)をドーパントに用いて形成されており、そのドーパント濃度は、例えば1×1015cm-3〜1×1017cm-3程度の低濃度で、かつ、n- 型エピ層2及びp型ベース領域3のドーパント濃度以下となっている。このような構成で、蓄積型モードとして動作させることにより、反転型に比べてチャネル部の移動度を高くすることができ、チャネル抵抗を低くすることができる。その結果、低オン抵抗化が図られている。
【0031】
そして、p型ベース領域3の間に位置するn- 型エピ層2がいわゆるJ−FET部6を構成している。
【0032】
表面チャネル層5の上面およびn+ 型ソース領域4の上面には熱酸化にてゲート酸化膜7が形成されている。さらに、ゲート酸化膜7の上にはゲート電極8が形成されている。ゲート電極8は絶縁膜9にて覆われている。絶縁膜9としてLTO(Low Temperature Oxide)膜が用いられている。この絶縁膜9の上にはソース電極10が形成され、ソース電極10はn+ 型ソース領域4およびp型ベース領域3と接している。また、n+ 型半導体基板1の裏面1bには、ドレイン電極層11が形成されている。
【0033】
次に、図1に示すMOSFETの製造工程を、図3〜図5に基づいて説明する。
【0034】
〔図3(a)に示す工程〕
まず、n型4H、6H、若しくは3C−SiC基板、すなわちn+ 型半導体基板1を用意する。ここで、n+ 型半導体基板1はその厚さが400μmであり、主表面1aが(0001)Si面、又は、(112−0)a面である。この基板1の主表面1aに厚さ5μmのn- 型エピ層2をエピタキシャル成長させる。本例では、n- 型エピ層2は下地の基板1と同様の結晶が得られ、n型4Hまたは6Hまたは3C−SiC層となる。
【0035】
〔図3(b)に示す工程〕
- 型エピ層2の上の所定領域にLTO膜20を配置し、これをマスクとしてBのイオン注入を行う。このとき、イオン注入条件は、温度が700℃、ドーズ量が1×1016cm-2としている。その後、熱処理として、1600℃、30分間の活性化アニールを施し、不純物注入層30におけるBを活性化させてp型ベース領域3を形成する。これにより、p型ベース領域3の間においてJ−FET部6が形成される。
【0036】
〔図3(c)に示す工程〕
LTO膜20を除去したのち、p型ベース領域3の表面を含むn- 型エピ層2の上に不純物濃度が1×1016cm-2以下、膜厚が0.3μm以下のn型の表面チャネル層5をエピタキシャル成長させる。
【0037】
このとき、縦型パワーMOSFETをノーマリオフ型にするために、表面チャネル層5の厚み(膜厚)を、ゲート電極8に電圧を印加していない時におけるp型ベース領域3から表面チャネル層5に広がる空乏層の伸び量と、ゲート酸化膜7から表面チャネル層5に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【0038】
具体的には、p型ベース領域3から表面チャネル層5に広がる空乏層の伸び量は、表面チャネル層5とp型ベース領域3とのPN接合のビルトイン電圧によって決定され、ゲート酸化膜7から表面チャネル層5に広がる空乏層の伸び量は、ゲート酸化膜7の電荷及びゲート電極8(金属)と表面チャネル層5(半導体)との仕事関数差によって決定されるため、これらに基づいて表面チャネル層5の膜厚を決定している。
【0039】
このようなノーマリオフ型の縦型パワーMOSFETは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【0040】
また、図1に示すように、p型ベース領域3は、ソース電極10と接触していて接地状態となっている。このため、表面チャネル層5とp型ベース領域3とのPN接合のビルトイン電圧を利用して表面チャネル層5をピンチオフすることができる。例えば、p型ベース領域3が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してp型ベース領域3から空乏層を延ばすということができないため、p型ベース領域3をソース電極10と接触させることは、表面チャネル層5をピンチオフするのに有効な構造であるといえる。
【0041】
なお、p型ベース領域3の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
【0042】
以上の構成により、蓄積型モードで動作するノーマリオフ型のMOSFETを形成することができる。
【0043】
また、本実施形態では炭化珪素によって縦型パワーMOSFETを製造しているが、これをシリコンを用いて製造しようとすると、p型ベース領域3や表面チャネル層5等の不純物層を形成する際におけるp型ベース領域3を形成するドーパントと、n+ 型ソース領域4を形成するドーパントの熱拡散の拡散量の制御が困難であるため、上記構成と同様の蓄積型モードで動作し、かつノーマリオフ型のMOSFETを製造することが困難となる。このため、本実施形態のようにSiCを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーMOSFETを製造することができる。
【0044】
また、ノーマリオフ型の縦型パワーMOSFETにするためには、上記条件を満たすように表面チャネル層5の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層5の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、SiCを用いた場合にはビルトイン電圧がシリコンの約3倍と高く、表面チャネル層5の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型MOSFETを製造することが容易であるといえる。
【0045】
〔図4(a)に示す工程〕
次に、表面チャネル層5の上の所定領域にLTO膜21を配置し、これをマスクとしてn型不純物である窒素(N)をイオン注入する。このときのイオン注入条件は、温度を700℃とし、イオン注入エネルギーを変えながら(例えば、200eV、130eV)、ドーズ量が5×1015cm-2となるようにしている。
これにより、表面チャネル層5の表面から所定深さの深くなった領域4aに、窒素がドーピングされる。
【0046】
〔図4(b)に示す工程〕
さらに、LTO膜21をマスクとして、窒素よりも質量の重いn型不純物であるリン(P)をイオン注入する。このときのイオン注入条件は、温度を700℃とし、イオン注入エネルギーを変えながら(例えば、200eV、120eV、60eV、25eV)、ドーズ量が3.5×1015cm-2となるようにしている。これにより、表面チャネル層5の表面から所定深さまでの領域4bに、リンがドーピングされる。
【0047】
この後、熱処理によって注入されたn型不純物イオン(窒素及びリン)を活性化させてn+ 型ソース領域4を形成する。
【0048】
このとき、リンは窒素に比して質量が重いため、熱処理の際の拡散速度が遅く、窒素のみをドーパントとしてn+ 型ソース領域4を形成する場合に比して外部拡散する量が少ない。
【0049】
このため、上述した図2に示されるように、n+ 型ソース領域4の表層部にリンが高濃度に残り、n+ 型ソース領域4のうちソース電極10(図1参照)とのコンタクト部分となる領域4bを高濃度、つまり低抵抗にすることができる。
【0050】
これにより、接合深さの深い領域4aにおいては高濃度の窒素がドーピングされ、接合深さの浅い領域4bにおいては高濃度のリンがドーピングされたn+ 型ソース領域4が形成できる。そして、このような構成では、窒素のエネルギー準位が52.1meV、リンのエネルギー準位が85.0meVであることから、同じ不純物濃度を与えた場合には、窒素の方のキャリア濃度が高くなる。このため、リンのみで同じ不純物プロファイルを形成したものに比べn+ 型ソース領域4の抵抗を小さくすることができる。
【0051】
なお、領域4aと領域4bとの界面近傍における窒素とリンが共存する部分では、窒素とリンのどちらもドナー(負の電荷)であることから、結晶内で反発しあって互いに離れた位置で安定に存在することになる。このため、通常、窒素のエネルギー準位は52.1meVであり、リンのエネルギー準位は85.0meVであるが、この窒素とリンが共存する部分においてはエネルギー準位を窒素のエネルギー準位よりも低くすることができるという効果も得られる。
【0052】
〔図4(c)に示す工程〕
そして、LTO膜21を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜22を配置し、これをマスクとしてRIEによりp型ベース領域3上の表面チャネル層5を部分的にエッチング除去する。
【0053】
〔図5(a)に示す工程〕
LTO膜22を除去した後、基板の上にウェット酸化(H2 +O2 によるパイロジェニック法を含む)によりゲート酸化膜7を形成する。このとき、雰囲気温度は1080℃とする。
【0054】
その後、ゲート絶縁膜7の上にポリシリコンからなるゲート電極8をLPCVDにより堆積する。このときの成膜温度は600℃とする。
【0055】
〔図5(b)に示す工程〕
引き続き、ゲート絶縁膜7の不要部分を除去した後、LTOよりなる絶縁膜9を形成しゲート絶縁膜7を覆う。より詳しくは、成膜温度は425℃であり、成膜後に1000℃のアニールを行う。
【0056】
この後、室温での金属スパッタリングによりソース電極10及びドレイン電極11を配置したのち、1000℃のアニールを行うと図1に示す縦型パワーMOSFETが完成する。
【0057】
このようにして完成した縦型パワーMOSFETの作用(動作)を説明する。
【0058】
本MOSFETはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極8に電圧を印加しない場合は、表面チャネル層5においてキャリアは、p型ベース領域3と表面チャネル層5との間の静電ポテンシャルの差、及び表面チャネル層5とゲート電極8との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極8に電圧を印加することにより、表面チャネル層5とゲート電極8との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【0059】
つまり、ゲート電極8の仕事関数を第1の仕事関数とし、p型ベース領域3の仕事関数を第2の仕事関数とし、表面チャネル層5の仕事関数を第3の仕事関数としたとき、第1〜第3の仕事関数の差を利用して、表面チャネル層5のn型のキャリアを空乏化する様に第1〜第3の仕事関数と表面チャネル層5の不純物濃度及び膜厚を設定することができる。
【0060】
また、オフ状態において、空乏領域は、p型ベース領域3及びゲート電極8により作られた電界によって、表面チャネル層5内に形成される。この状態からゲート電極8に対して正のバイアスを供給すると、ゲート絶縁膜(SiO2 )7と表面チャネル層5との間の界面においてn+ 型ソース領域4からn- 型ドリフト領域2方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。
このとき、電子は、n+ 型ソース領域4から表面チャネル層5を経由し表面チャネル層5からn- 型エピ層2に流れる。そして、n- 型エピ層2(ドリフト領域)に達すると、電子は、n+ 型半導体基板1(n+ ドレイン)へ垂直に流れる。
【0061】
このようにゲート電極8に正の電圧を印加することにより、表面チャネル層5に蓄積型チャネルを誘起させ、ソース電極10とドレイン電極11との間にキャリアが流れる。
【0062】
ここで、図1に示す縦型パワーMOSFETについて、ゲート電極8への印加電圧を変化させて、ドレイン電流の変化を調べた。その結果を図6に示す。なお、参考として、図1に示す縦型パワーMOSFETのうちn+ 型ソース領域4をn型不純物として窒素のみをドーピングしたものについての実験結果も図6中に点線で示す。
【0063】
ドレイン電流の変化は、縦型パワーMOSFETのコンタクト抵抗の大きさに依存しており、ゲート電極8へ同等の電圧を印加した場合に、ドレイン電流が大きいほどコンタクト抵抗が小さいことを示している。
【0064】
この図6の結果から分かるように、n+ 型ソース領域4の接合深さが深い領域4aは窒素をドーパントとし、接合深さの浅い領域4bはリンをドーパントとした場合の方が、n+ 型ソース領域4のドーパントとして窒素のみを用いた場合に比してコンタクト抵抗が小さくなっている。
【0065】
この結果からも、n+ 型ソース領域4のうち接合深さの浅い領域4bのドーパントとして窒素よりも質量の重いリン等を用いることにより、n+ 型ソース領域4の表層部からの外部拡散によって不純物濃度が低下することを防止でき、コンタクト抵抗を低減できるといえる。
【0066】
さらに、窒素とリンとをドーパントとしてn+ 型ソース領域4を形成した場合におけるシート抵抗を調べた。具体的には、TLM法を用いてn+ 型ソース領域4のコンタクト部の長さ(d)を変え、それぞれの抵抗値(R)の計測を行った。この結果を図7に示す。なお、本図中に参考としてn+ 型ソース領域4のドーパントを窒素のみとした場合における抵抗値の変化を点線で示す。この図において、コンタクト間隔を変化させた場合の抵抗値の変化率、すなわちグラフの傾きがシート抵抗に比例する。
【0067】
この図に示されるように、窒素とリンとをドーパントとしてn+ 型ソース領域4を形成した場合の方が、ドーパントを窒素のみとした場合に比してシート抵抗を低くすることができるという効果も得られる。
【0068】
(第2実施形態)
本発明の第2実施形態について説明する。第1実施形態では、n+型ソース領域4のうち質量の軽い窒素で形成した領域4aが、窒素よりも質量の重い領域4bよりも深くなるようにしたが、本実施形態のように、領域4aによって領域4bが完全に覆われ、領域4bがp型ベース領域3から離間されるようにしてもよい。図8に、本実施形態におけるMOSFETの製造工程を示し、図8に基づいて本実施形態におけるMOSFETの製造方法を説明する。なお、本実施形態のMOSFETは第1実施形態のMOSFETとほぼ同様の構成となるため、異なる部分についてのみ説明する。
【0069】
まず、第1実施形態と同様に、図3(a)〜(c)に示す工程を行う。その後、以下に説明する図8(a)、(b)の工程を施したのち、第1実施形態と同様に図4(c)以降の工程を施すことで、本実施形態におけるMOSFETが製造される。
〔図8(a)に示す工程〕
表面チャネル層5の上の所定領域に、LTO膜21を配置し、これをマスクとしてn型不純物であるリン(P)をイオン注入する。この時のイオン注入条件は、温度を700℃とし、イオン注入エネルギーを変えながら(例えば、200keV、120keV、60keV、25keV)、ドーズ量が3.5×1015cm-2となるようにしている。これにより、表面チャネル層5の表面から所定深さまでの領域4bにリンがドーピングされる。
【0070】
〔図8(b)に示す工程〕
次に、LTO膜21の開口部周縁を、例えば希HF等によりライトエッチングして、開口部が広くなったLTO膜23を形成する。
【0071】
このLTO膜23をマスクとして、リンより質量の軽いn型不純物である窒素(N)をイオン注入する。この時のイオン注入条件は、温度を700℃とし、イオン注入エネルギーを変えながら(例えば、200keV、120keV、60keV、50keV、25keV)、ドーズ量が5×1015cm-2となるようにしている。これにより、表面チャネル層5の表面から所定深さまで位置する領域4aに窒素がドーピングされ、領域4a内に領域4bが覆われて、領域4bがp型ベース領域3から離間された状態となる。
【0072】
この後、熱処理によって注入されたn型不純物イオン(窒素及びリン)を活性化させてn+ 型ソース領域4を形成する。
【0073】
このとき、リンは窒素に比して質量が重いため、熱処理の際の拡散速度が遅く、窒素のみをドーパントとしてn+ 型ソース領域4を形成する場合に比して外部拡散する量が少なくなる。そして、このリンドーパント層の存在により、結晶内部のポテンシャルが歪められるため、窒素を表面部までイオン注入した場合でも拡散が抑制される。
【0074】
このため、n+型ソース領域4の表層部にリンと窒素が高濃度に残り、n+型ソース領域4のうちソース電極10とのコンタクト部分となる領域4bを高濃度、つまり低抵抗にすることができる。
【0075】
なお、領域4bと領域4aの重なり部分では、窒素とリンのどちらもドナー(負の電荷)であることから、結晶内で反発しあって互いに離れた位置で安定に存在することになる。このため、通常、窒素のエネルギー準位は52.1meVであり、リンのエネルギー準位は85.0meVであるが、この窒素とリンが共存する部分においてはエネルギー準位を窒素のエネルギー準位よりも低くすることができるという効果も得られる。
【0076】
また、このように、p型ベース領域3とn+型ソース領域4の接合部分のn型層をリンに比べ軽元素である窒素により形成することにより、注入ダメージを少なくすることができ、リーク電流を低減することができる。
【0077】
図9は、p型基板に窒素のみをイオン注入した場合、リンのみをイオン注入した場合、及び、窒素とリンとをイオン注入してリンが窒素で覆われるようにした場合、それぞれにおいてPN接合の逆方向リーク電流を測定した結果である。この図から、窒素によってリンの注入層を覆うように形成することでリーク電流を抑制できることが分かる。
【0078】
このことは、ソース電極とベース電極を別々に電極として使用するアプリケーションに適用する場合に適した構成であることを表わしている。例えば、図10に示すように、電流検出機能セルをMOSFETに内蔵する場合に適用できる(特公平7−77262号公報参照)。
【0079】
すなわち、図10に示すMOSFETにおいては、n型基板51の上に形成されたn-型層52の表層部にp型ベース領域53が形成されていると共に、p型ベース領域53の表層部にn+型ソース領域54が形成されており、n+型ソース領域54とn-型層52との間に挟まれたp型ベース領域53上に、ゲート酸化膜55を介してゲート電極56が形成されている。そして、n+型ソース領域54に電気的に接続されたソース電極57と、p型ベース領域53に電気的に接続されたベース電極58とが分離された構成となっている。
【0080】
このように構成されたMOSFETは、ソース電極57とベース電極58とが電気的に分離され、ベース電極58に対してソース電極57が正の電圧、すなわちPN接合に逆バイアスが印加される状態で動作するが、このようなMOSFETのn+型ソース領域54の形成に上記方法を適用すると好適である。
【0081】
また、本実施形態に示すように、窒素をドーパントとする領域4aにてリンをドーパントとする領域4bを覆うようにすると、窒素ドーパントにより形成される領域4aの体積を大きくすることができる。このため、表面部に窒素をイオン注入しない構造と比べて、ソース領域のシート抵抗をさらに低くすることができる。 さらに、窒素をドーパントとする領域4aと、電極材料がSiC注入に形成する金属合金層とのオーミック接触が、リンをドーパントとする領域4bとの接触と比べて良好であるため、コンタクト抵抗を下げる効果もある。
【0082】
図11(a)〜(c)に、ドーパントが窒素の場合、リンの場合、また、リンと窒素を重ねた場合のそれぞれについて、ニッケル(Ni)電極とのオーミック性をIV測定により測定した結果を示す。この図より、ドーパントが窒素及び窒素とリンを重ねた場合には良好なオーミック性が得られているが、リン単独の場合にはショットキー的な特性であることが判る。
【0083】
(他の実施形態)
上記実施形態では、n+ 型ソース領域4のうち接合深さの浅い領域4bからの外部拡散を抑制すべく、領域4におけるドーパントをリンとしているが、接合深さの深い領域4aに注入されるドーパントよりも質量の重いドーパントであれば他のものであっても外部拡散を抑制する効果が得られる。
【0084】
また、上記実施形態では、蓄積型のプレーナ型MOSFETに本発明を適用した場合について説明したが、電極との接合部に高濃度のコンタクト領域を形成するものであれば他の炭化珪素半導体装置、例えば反転型のMOSFETや溝ゲート型のMOSFET等に適用することも可能である。
【0085】
さらに、このようなドーパントの窒素がリンと共に表面部までイオン注入され、リンのドーピング層を覆うという構成は、ラテラル型のMOSFETにも有効である。図12に、パワーICのラテラル型MOSFETに適用した場合を示す。
【0086】
パワーICは、1つのp型半導体基板101の上に成長させたn型ウェル層102に、nMOSFET及びpMOSFETが備えられたCMOSFET、npnトランジスタ、pnpトランジスタ、ダイオードが形成された構成となっている。
【0087】
このうち、nMOSFETは、n型ウェル層102の所定領域に形成されたp型ウェル領域103、p型ウェル領域103の表面に形成されたゲート酸化膜104、ゲート酸化膜104の上に形成されたゲート電極105、ゲート電極105の下部におけるp型ウェル領域103の表層部をチャネル領域とし、このチャネル領域の両側それぞれに形成されたn型のソース領域106及びドレイン領域107、ソース領域106とドレイン領域107のそれぞれに接続されたソース電極108、ドレイン電極109とによって構成されている。
【0088】
このnMOSFETのドレイン電極109とpウェル領域103は電気的に分離されている必要があるため、ドレイン領域107の形成において、上記構成を採用すると有効である。これにより、ソース電極108及びドレイン電極109の接触抵抗を低くすることができると共に、ドレイン−pウェル領域間の接合部が、リンに比べて軽元素である窒素により形成されていることにより、接合部のリーク電流を低減することができる。これにより良好なMOSFETの動作が得られる。
【0089】
【図面の簡単な説明】
【図1】本発明の一実施形態を適用して形成したプレーナ型MOSFETの断面図である。
【図2】n+ 型ソース領域4におけるn型不純物の濃度プロファイルを示す図である。
【図3】図1に示すプレーナ型MOSFETの製造工程を示す図である。
【図4】図3に続くプレーナ型MOSFETの製造工程を示す図である。
【図5】図4に続くプレーナ型MOSFETの製造工程を示す図である。
【図6】n+ 型ソース領域4のコンタクト抵抗を説明するための図である。
【図7】n+ 型ソース領域4のシート抵抗を説明するための図である。
【図8】本発明の第2実施形態におけるMOSFETの製造工程を示す図である。
【図9】各n型不純物における逆方向電流−リーク電流特性を示す図である。
【図10】ベース電極58とソース電極57とが分離されたMOSFETの断面構成を示す図である。
【図11】各n型不純物におけるオーミック特性を測定した結果を示す図である。
【図12】他の実施形態におけるパワーICの断面構成を示す図である。
【符号の説明】
1…n+ 型の半導体基板、2…n- 型エピ層、3…p型ベース領域、
4…n+ 型ソース領域、4a…窒素をドーパントとする領域、
4b…リンをドーパントとする領域、5…表面チャネル層、
7…ゲート絶縁膜、8…ゲート電極、9…絶縁膜、10…ソース電極、
11…ドレイン電極。

Claims (3)

  1. 炭化珪素よりなる第1導電型の半導体基板(1)の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)を形成する工程と、
    前記半導体層の表層部の所定領域に第2導電型のベース領域(3)を形成する工程と、
    前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第1導電型のソース領域(4)を形成する工程と、
    前記ソース領域と前記半導体層とに挟まれた前記ベース領域の上に、ゲート絶縁膜(7)を介してゲート電極(8)を形成する工程と、
    前記ベース領域及び前記ソース領域に接触するソース電極(10)を形成する工程と、
    前記半導体基板にドレイン電極(11)を形成する工程とを備え、
    前記ソース領域を形成する工程は、
    該ソース領域のうち、前記ソース電極に接触する上面より所定深さ深くなった位置に第1ドーパントを含む第1ソース領域(4a)を形成する工程と、
    前記第1のソース領域よりも浅く、該第1のソース領域と重なり部を有し、前記ソース電極と接触する位置に前記第1ドーパントよりも質量の大きな第2ドーパントを含む第2ソース領域(4b)を形成する工程と、を含み、
    前記第1ソース領域を形成するためのマスクと、前記第2ソース領域を形成するためのマスクとを同一マスクで兼用することを特徴とする炭化珪素半導体装置の製造方法。
  2. 炭化珪素よりなる第1導電型の半導体基板(1)の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層(2)を形成する工程と、
    前記半導体層の表層部の所定領域に第2導電型のベース領域(3)を形成する工程と、
    前記ベース領域の表層部に第1導電型の表面チャネル層(5)を形成する工程と、
    前記ベース領域の表層部の所定領域に前記表面チャネル層に接すると共に、前記ベース領域の深さよりも浅い第1導電型のソース領域(4)を形成する工程と、
    前記表面チャネル層上にゲート絶縁膜(7)を介してゲート電極(8)を形成する工程と、
    前記ベース領域及び前記ソース領域に接触するソース電極(10)を形成する工程と、
    前記半導体基板にドレイン電極(11)を形成する工程とを備え、
    前記ソース領域を形成する工程は、
    該ソース領域のうち、前記ソース電極に接触する上面より所定深さ深くなった位置に第1ドーパントを含む第1ソース領域(4a)を形成する工程と、
    前記第1のソース領域よりも浅く、該第1のソース領域と重なり部を有し、前記ソース電極に接触する位置に前記第1ドーパントよりも質量の大きな第2ドーパントを含む第2ソース領域(4b)を形成する工程と、を含み、
    前記第1ソース領域を形成するためのマスクと、前記第2ソース領域を形成するためのマスクとを同一マスクで兼用することを特徴とする炭化珪素半導体装置の製造方法。
  3. 前記第1ドーパントとして窒素を用い、前記第2ドーパントとしてリンを用いることを特徴とする請求項1または2に記載の炭化珪素半導体装置の製造方法。
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