JP4320810B2 - 炭化珪素半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）を用いた高耐圧デバイスの作製においては、Ｓｉに比して不純物拡散係数が１桁程度小さい為に、不純物領域をイオン注入技術により形成している。
従来では、炭化珪素よりなる半導体基板の上面から基板に対して垂直にイオン注入を行って、半導体基板内に不純物をドーピングしたのち、熱処理を施すことにより、イオン注入時に生成された空孔においてドーピングされた不純物を格子位置に置換させ、不純物を活性化させることで不純物領域を形成するようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、不純物の活性化率が低く、所望の濃度の不純物領域を形成するためには、極めて高い濃度のイオン注入を行わなければならないという問題がある。
本発明は上記問題に鑑みて成され、不純物の活性化率が向上できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明者らは、不純物の活性化率が低くなる原因を見いだすために、不純物が格子位置に置換される空孔の密度分布と、不純物の濃度分布について調べた。その結果を図６に示す。なお、図６（ａ）は、基板面に垂直なイオン注入を行った場合における空孔が形成された位置（以下、空孔位置という）Ａと、不純物が注入された位置Ｂとの関係を示しており、（ｂ）はイオン注入深さに対する空孔の密度分布及び不純物の密度分布を示している。
【０００５】
図６（ａ）に示されるように、空孔位置Ａよりも注入された不純物の位置Ｂが深くなる。このため、図６（ｂ）に示されるように、イオン注入によって生成される空孔の密度分布の最大位置と、不純物の密度分布の最大位置とがずれた状態になる。注入される不純物の質量が重い場合には、空孔をドーパント近傍に大量に形成し、軽い場合には表面からドーパントの飛程までの領域に大きな分布を生じる。従って、分布のずれは軽い不純物ほど大きくなる。
【０００６】
上述したように、不純物領域は、空孔において不純物を格子位置に置換させることによって形成される。このため、空孔が生成された位置と不純物がドーピングされた位置がずれているのであれば、不純物が空孔まで拡散されなければ不純物の格子位置への置換がなされない。
しかしながら、炭化珪素内においては、不純物の拡散係数が非常に小さく、シリコンと比較すると１〜２桁小さくなってしまうため、不純物の拡散が充分に行われない。このため、不純物が空孔まで拡散されず、不純物の格子位置への置換が充分に行われなくなって、活性化率を低くしているのである。
【０００７】
また、Ｃ空孔は１００℃程度から拡散し始めて、不純物と結合する場合があるが、Ｓｉ空孔は拡散温度が高く、不純物との結合確率が低い。従って、Ｓｉサイトに置換されるＡｌ、Ｂ、Ｇａ等のｐ型不純物及びｎ型不純物であるＰ（リン）に対して拡散係数が大きな影響を与える。
そこで、上記目的を達成するため、以下の技術的手段を採用する。
【０００８】
請求項１に記載の発明においては、基板（１）の法線方向に対して８５°以上傾斜させた状態で第１のイオン注入を行い、炭化珪素半導体層（２）に不純物を注入させる工程と、法線を中心として、第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、炭化珪素半導体層に不純物を注入させる工程と、を含むことを特徴としている。
【０００９】
このように、基板法線に対して８５°以上傾斜させて行った第１のイオン注入の傾斜の反対方向から８５°以上傾斜させて第２のイオン注入を行うことにより、第１のイオン注入における空孔位置と第２のイオン注入における不純物の位置とを一致させ、第１のイオン注入における不純物の位置と第２のイオン注入における空孔の位置とを一致させることができる。これにより、不純物の拡散係数が小さくても、空孔において不純物の格子位置への置換を充分に行うことができる。
【００１０】
具体的には、請求項２に示すように、法線を軸として、基板を回転させながら不純物のイオン注入を行うことによって、第１、第２のイオン注入工程を実行できる。
請求項３に記載の発明においては、基板のＣ軸に対して８５°以上傾斜させて行った第１のイオン注入の傾斜に対して、Ｃ軸を中心とした反対方向に８５°以上傾斜させて第２のイオン注入を行うことを特徴としている。
【００１１】
このように、Ｃ軸を中心としたイオン注入を行うことにより、オフ基板か否かに関わらず請求項１に記載の発明と同様の効果が得られる。
この場合においても請求項４に示すように、Ｃ軸を軸として、基板を回転させながら不純物のイオン注入を行うようにすることで第１、第２のイオン注入工程を実行できる。
【００１２】
さらに、請求項５に示すように、基板の法線方向に対してイオン注入角度を−９０°〜＋９０°で変化させながら不純物のイオン注入を行うことによって、第１、第２のイオン注入工程を実行することもできる。
【００１３】
この場合、請求項６に示すように、イオン注入角度の変化を等速度で行えば、イオン注入の深さ方向に均一に高活性化された不純物層を形成できる。なお、請求項７に示すように、イオン注入角度が基板の面に対して平行に近くなる高角のときには、イオン注入角度が高角よりも小さくなる場合に比してドーズ量を多くすることで、浅い領域において高濃度で高活性化率の不純物層を形成できる。また、請求項８に示すように、イオン注入角度が基板の面に対して平行に近くなる高角のときに比べて、イオン注入角度が高角よりも小さくなる場合にドーズ量を多くすることにより、深い領域において高濃度で高活性化率の不純物層を形成できる。
【００１４】
請求項９に記載の発明においては、不純物として、Ａｌ、Ｂ、Ｇａ、Ｉｎ、Ｐ、Ｎのうちのいずれかをを用いることを特徴としている。このように、空孔の分布が最大値となる位置と、注入された不純物の分布が最大値となる位置とのずれ量が大きいイオン種を用いる場合において、請求項１乃至８に記載の発明を適用すると好適である。
【００１５】
請求項１０に記載の発明においては、電界効果型トランジスタのソース領域（４）の形成工程は、半導体基板（１）の法線方向に対して８５°以上傾斜させた状態で第１のイオン注入を行い、ベース領域（３）に第１導電型不純物を注入させる工程と、法線を中心として、第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、ベース領域に第１導電型不純物を注入させる工程と、を含むことを特徴としている。
【００１６】
このように、電界効果型トランジスタのソース領域形成において、基板法線に対して傾斜させて行った第１のイオン注入の傾斜の反対方向から第２のイオン注入を行えば、ソース領域を高活性化率で形成できる。
また、請求項１１に示すように、電界効果型トランジスタの表面チャネル層（５）の形成工程において、基板法線に対して８５°以上傾斜させて行った第１のイオン注入の傾斜の反対方向から８５°以上傾斜させて第２のイオン注入を行えば、表面チャネル層を高活性化率で形成できる。
【００１７】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本発明の一実施形態を適用して形成したノーマリオフ型のｎチャネルタイププレーナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）の断面構成を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００１９】
以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
４Ｈ、６Ｈ、３Ｃ、若しくは１５Ｒ−ＳｉＣからなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【００２０】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３はＡｌ（アルミニウム）、Ｂ、Ｇａ（ガリウム）若しくはＩｎ（インジウム）等をドーパントとして形成されており、略１×１０17ｃｍ-3以上の濃度となっている。また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。このｎ+ 型ソース領域４はＮ（窒素）若しくはＰ（リン）等をドーパントとして形成されている。
【００２１】
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【００２２】
表面チャネル層５はＮ若しくはＰ等をドーパントに用いて形成されている。この表面チャネル層５はドーパント濃度が低いｎ- 型層５ａと高いｎ+ 型層５ｂからなる。そのうち、低濃度領域５ａは、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【００２３】
そして、ｐ型ベース領域３の間に位置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成している。
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００２４】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図２〜図４に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ、若しくは１５Ｒ−ＳｉＣ基板、すなわち炭化珪素よりなるｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長させる。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２５】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＡｌ+ のイオン注入を行い、ｐ型ベース領域３を形成する。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、ｎ+ 型半導体基板１の上面から例えばＮ+ をイオン注入し、さらに１２００℃以上の温度で熱処理することによりＮ+ イオンを活性化させ、ｎ- 型エピ層２の表層部及びｐ型ベース領域３の表層部に表面チャネル層５を形成する。
【００２６】
このとき、イオン注入角度がｎ+ 型半導体基板１の法線方向に対して８５°以上の角度を成すような斜めイオン注入を行うと共に、ｎ+ 型半導体基板１の法線を軸としてｎ+ 型半導体基板を回転させてイオン注入を行う。また、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。このようにｎ+ 型半導体基板１の温度を上げることにより、イオン注入によって形成される空孔（結晶欠陥）の数を抑制することができる。
【００２７】
これにより、表面チャネル層５は、ｐ型ベース領域３の表面部ではｐ型半導体が補償されてキャリア濃度の薄いｎ- 型層５ａとして形成され、ｎ- 型エピ層２の表層部では活性化率が高くキャリア濃度の濃いｎ+ 型層５ｂとして形成される。
このとき、表面チャネル層５を形成するための斜めイオン注入を、ｎ+ 型半導体基板１を回転させながら行っているため、空孔位置とＮ+ イオンの位置とは以下の関係となる。
【００２８】
まず、任意の一方向から斜めイオン注入したときに形成された空孔位置ＡとＮ+ イオンの位置Ｂとの関係を図５（ａ）に示す。この図に示されるように、斜めイオン注入を行った場合においても、Ｎ+ イオンが空孔位置Ａよりも深くまで注入され、空孔位置ＡとＮ+ イオンの位置Ｂがずれた状態となる。
しかしながら、ｎ+ 型半導体基板１を回転させているため、先にイオン注入を行った方向に対して反対方向からのイオン注入が成される。この反対方向のイオン注入時における空孔位置ＡとＮ+ イオンの位置Ｂとの関係を図５（ｂ）に示す。
【００２９】
この図に示されるように、反対方向からのイオン注入を行った場合にも、Ｎ+ イオンが空孔位置Ａよりも深くまで注入され、空孔位置ＡとＮ+ イオンの位置Ｂがずれた状態となる。このときの空孔位置ＡとＮ+ イオンの位置Ｂの関係は、先に行われたイオン注入時における空孔位置ＡとＮ+ イオンの位置Ｂの関係の逆になる。このため、図５（ｃ）に示すように、反対方向のイオン注入で形成された空孔位置Ａと先のイオン注入時のＮ+ イオンの位置Ｂとが一致し、反対方向のイオン注入で注入されたＮ+ イオンの位置Ｂと先のイオン注入時の空孔位置Ａとが一致する。つまり、空孔の密度分布と不純物の密度分布を図５（ｄ）に示すと、これら空孔の密度分布と不純物の密度分布とがほぼ一致した状態になる。
【００３０】
このため、Ｎ+ イオンの拡散係数が小さくても、充分にＮ+ イオンが空孔において格子位置に置換され、不純物の活性化率を向上させることができる。
このように、ｎ+ 型半導体基板１を回転させながら斜めイオン注入を行うことにより、不純物の活性化率を向上させることができる。
なお、本実施形態では、活性化熱処理の温度を１２００℃としているが、このような温度にすると、原子の移動（拡散）が起こり、空孔位置Ａに不純物原子が置換する割合が多くなり、さらなる活性化率の向上を図ることができる。
【００３１】
さらに、このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚みを、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００３２】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３３】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３４】
なお、ｐ型ベース領域３の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３５】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３６】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、このＬＴＯ膜２１をマスクとして例えばＮ+ をイオン注入する。このとき、イオン注入角度がｎ+ 型半導体基板１の法線方向に対して８５°以上の角度を成すようにすると共に、ｎ+ 型半導体基板１の法線を軸としてｎ+ 型半導体基板１を回転させてイオン注入を行う。また、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。
【００３７】
これにより、ｎ+ 型ソース領域４が形成される。このとき、ｎ+ 型ソース領域４の形成を斜めイオン注入で行うと共に、ｎ+ 型半導体基板１を回転させるようにしているため、上述した表面チャネル層５と同様に、注入されたＮ+ イオンの位置Ｂとが空孔位置Ａ（図５参照）とを一致させることができ、Ｎ+ イオンの活性化率を向上させることができる。
【００３８】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２２を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２３を配置し、これをマスクとしてＲＩＥによりｐ型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２３をマスクとしてＡｌ+ をイオン注入する。ここで、イオン注入角度をｎ+ 型半導体基板１の法線方向に高い角度（基板面に対して平行に近づく角度）にしたときに、ＬＴＯ膜２３の影になる領域ができることを防ぐために、注入角度をｎ+ 型半導体基板１の法線方向に対して０°〜±９０°まで変化させてイオン注入を行う。
【００３９】
このようにイオン注入の角度を変化させることで、任意の一方向から行われたイオン注入の反対方向からのイオン注入を行うことになり、ｎ+ 型半導体基板１を回転させながらイオン注入を行った場合と同様に、Ａｌ+ イオンの位置Ｂと空孔位置Ａ（図５参照）とを一致させることができる。これにより、Ａｌ+ イオンの活性化率を向上させることができる。
【００４０】
なお、この角度変化を等速にすることにより、深さ方向に均一にディープベース層３０を形成することができる。
また、ｎ+ 型半導体基板１の法線方向に対して高い角度でイオン注入するときにｐ型ベース領域３とｎ+ 型ソース領域４にＢが拡散することを防止するために、０°〜２０°まではイオン注入のエネルギーを１００ｋｅＶという低いエネルギーにし、２０°〜６０°までを４００ｋｅＶという高いエネルギーに変え、さらに６０°〜９０°までを１００ｋｅＶという低いエネルギーとする。
【００４１】
このようにして形成されたディープベース層３０は、ベース領域３の一部が厚くなったものとなる。このディープベース層は、ｎ+ 型ソース領域４と重ならない部分に形成されると共に、ｐ型ベース領域３のうちディープベース層３０が形成された厚みが厚くなった部分が、ディープベース層３０が形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００４２】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２３を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００４３】
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１２００℃のアニールを行う。
〔図４（ｃ）に示す工程〕
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、１０００℃のアニールを行うと図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４４】
このように完成した縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。これにより、チャネルの状態を制御することができる。
【００４５】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４６】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４７】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（他の実施形態）
上記実施形態では、ｐ型ベース領域３のドーパントとしてＡｌ+ やＩｎ+ 等を用いることを示しているが、これら以外の不純物をドーパントとして用いてもよい。但し、上述したように、不純物の質量が軽いほど空孔位置Ａと不純物の位置Ｂとのずれが大きくなることから、特に質量の軽い不純物をドーパントとして用いる場合に好適であるといえる。
【００４８】
また、上記実施形態では、ｎ+ 型ソース領域４や表面チャネル層５を形成する際に、ｎ+ 型半導体基板１の法線に対して傾斜させると共に該法線を軸として回転させてイオン注入を行うようにしているが、ｎ+ 型半導体基板１のＣ軸に対して傾斜させ、Ｃ軸を軸として回転させてイオン注入を行うようにしてもよい。これにより、ｎ+ 型半導体基板１がオフ基板であるか否かに関わらず、不純物の位置と空孔の位置とを一致させて不純物の活性化率の向上を図ることができる。
【００４９】
また、ディープベース層３０を形成する際に、イオン注入の角度変化に応じてドーズ量を変化させるようにしたが、上記実施形態とは異なったドーズ量にすることも可能である。
例えば、ｎ+ 型半導体基板１の法線方向に対して高い角度（基板面に対して平行に近づく角度）の場合にドーズ量が多くなるようにすることにより、空孔位置Ａや不純物が注入された位置Ｂを浅い領域にでき、浅い領域に高濃度で高活性化率の不純物層を形成することが可能となる。
【００５０】
また、ｎ+ 型半導体基板１の法線方向に対して低い角度（基板面に対して垂直に近づく角度）の場合にドーズ量が多くなるようにすることにより、空孔位置Ａや不純物が注入された位置Ｂを深い領域にでき、深い領域に高濃度で高活性化率の不純物層を形成することが可能となる。
なお、上記実施形態では、ｎ+ 型半導体基板１を回転させながら斜めイオン注入を行うことにより、表面チャネル層５やｎ+ 型ソース領域４を形成し、ｎ+ 型半導体基板１に対して角度変化させながらイオン注入を行うことにより、ディープベース層３０を形成するようにしているが、これら２つの方法のいずれを適用して各不純物層を形成してもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成したプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図５】不純物イオンを注入したときにおける空孔位置Ａと不純物の位置Ｂとの関係を示す図である。
【図６】従来のイオン注入によって不純物層を形成した場合における空孔分布と不純物分布との関係を示す図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、６…Ｊ−ＦＥＴ部、
７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、
１１…ドレイン電極。
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）を用いた高耐圧デバイスの作製においては、Ｓｉに比して不純物拡散係数が１桁程度小さい為に、不純物領域をイオン注入技術により形成している。
従来では、炭化珪素よりなる半導体基板の上面から基板に対して垂直にイオン注入を行って、半導体基板内に不純物をドーピングしたのち、熱処理を施すことにより、イオン注入時に生成された空孔においてドーピングされた不純物を格子位置に置換させ、不純物を活性化させることで不純物領域を形成するようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、不純物の活性化率が低く、所望の濃度の不純物領域を形成するためには、極めて高い濃度のイオン注入を行わなければならないという問題がある。
本発明は上記問題に鑑みて成され、不純物の活性化率が向上できる炭化珪素半導体装置の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本発明者らは、不純物の活性化率が低くなる原因を見いだすために、不純物が格子位置に置換される空孔の密度分布と、不純物の濃度分布について調べた。その結果を図６に示す。なお、図６（ａ）は、基板面に垂直なイオン注入を行った場合における空孔が形成された位置（以下、空孔位置という）Ａと、不純物が注入された位置Ｂとの関係を示しており、（ｂ）はイオン注入深さに対する空孔の密度分布及び不純物の密度分布を示している。
【０００５】
図６（ａ）に示されるように、空孔位置Ａよりも注入された不純物の位置Ｂが深くなる。このため、図６（ｂ）に示されるように、イオン注入によって生成される空孔の密度分布の最大位置と、不純物の密度分布の最大位置とがずれた状態になる。注入される不純物の質量が重い場合には、空孔をドーパント近傍に大量に形成し、軽い場合には表面からドーパントの飛程までの領域に大きな分布を生じる。従って、分布のずれは軽い不純物ほど大きくなる。
【０００６】
上述したように、不純物領域は、空孔において不純物を格子位置に置換させることによって形成される。このため、空孔が生成された位置と不純物がドーピングされた位置がずれているのであれば、不純物が空孔まで拡散されなければ不純物の格子位置への置換がなされない。
しかしながら、炭化珪素内においては、不純物の拡散係数が非常に小さく、シリコンと比較すると１〜２桁小さくなってしまうため、不純物の拡散が充分に行われない。このため、不純物が空孔まで拡散されず、不純物の格子位置への置換が充分に行われなくなって、活性化率を低くしているのである。
【０００７】
また、Ｃ空孔は１００℃程度から拡散し始めて、不純物と結合する場合があるが、Ｓｉ空孔は拡散温度が高く、不純物との結合確率が低い。従って、Ｓｉサイトに置換されるＡｌ、Ｂ、Ｇａ等のｐ型不純物及びｎ型不純物であるＰ（リン）に対して拡散係数が大きな影響を与える。
そこで、上記目的を達成するため、以下の技術的手段を採用する。
【０００８】
請求項１に記載の発明においては、基板（１）の法線方向に対して８５°以上傾斜させた状態で第１のイオン注入を行い、炭化珪素半導体層（２）に不純物を注入させる工程と、法線を中心として、第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、炭化珪素半導体層に不純物を注入させる工程と、を含むことを特徴としている。
【０００９】
このように、基板法線に対して８５°以上傾斜させて行った第１のイオン注入の傾斜の反対方向から８５°以上傾斜させて第２のイオン注入を行うことにより、第１のイオン注入における空孔位置と第２のイオン注入における不純物の位置とを一致させ、第１のイオン注入における不純物の位置と第２のイオン注入における空孔の位置とを一致させることができる。これにより、不純物の拡散係数が小さくても、空孔において不純物の格子位置への置換を充分に行うことができる。
【００１０】
具体的には、請求項２に示すように、法線を軸として、基板を回転させながら不純物のイオン注入を行うことによって、第１、第２のイオン注入工程を実行できる。
請求項３に記載の発明においては、基板のＣ軸に対して８５°以上傾斜させて行った第１のイオン注入の傾斜に対して、Ｃ軸を中心とした反対方向に８５°以上傾斜させて第２のイオン注入を行うことを特徴としている。
【００１１】
このように、Ｃ軸を中心としたイオン注入を行うことにより、オフ基板か否かに関わらず請求項１に記載の発明と同様の効果が得られる。
この場合においても請求項４に示すように、Ｃ軸を軸として、基板を回転させながら不純物のイオン注入を行うようにすることで第１、第２のイオン注入工程を実行できる。
【００１２】
さらに、請求項５に示すように、基板の法線方向に対してイオン注入角度を−９０°〜＋９０°で変化させながら不純物のイオン注入を行うことによって、第１、第２のイオン注入工程を実行することもできる。
【００１３】
この場合、請求項６に示すように、イオン注入角度の変化を等速度で行えば、イオン注入の深さ方向に均一に高活性化された不純物層を形成できる。なお、請求項７に示すように、イオン注入角度が基板の面に対して平行に近くなる高角のときには、イオン注入角度が高角よりも小さくなる場合に比してドーズ量を多くすることで、浅い領域において高濃度で高活性化率の不純物層を形成できる。また、請求項８に示すように、イオン注入角度が基板の面に対して平行に近くなる高角のときに比べて、イオン注入角度が高角よりも小さくなる場合にドーズ量を多くすることにより、深い領域において高濃度で高活性化率の不純物層を形成できる。
【００１４】
請求項９に記載の発明においては、不純物として、Ａｌ、Ｂ、Ｇａ、Ｉｎ、Ｐ、Ｎのうちのいずれかをを用いることを特徴としている。このように、空孔の分布が最大値となる位置と、注入された不純物の分布が最大値となる位置とのずれ量が大きいイオン種を用いる場合において、請求項１乃至８に記載の発明を適用すると好適である。
【００１５】
請求項１０に記載の発明においては、電界効果型トランジスタのソース領域（４）の形成工程は、半導体基板（１）の法線方向に対して８５°以上傾斜させた状態で第１のイオン注入を行い、ベース領域（３）に第１導電型不純物を注入させる工程と、法線を中心として、第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、ベース領域に第１導電型不純物を注入させる工程と、を含むことを特徴としている。
【００１６】
このように、電界効果型トランジスタのソース領域形成において、基板法線に対して傾斜させて行った第１のイオン注入の傾斜の反対方向から第２のイオン注入を行えば、ソース領域を高活性化率で形成できる。
また、請求項１１に示すように、電界効果型トランジスタの表面チャネル層（５）の形成工程において、基板法線に対して８５°以上傾斜させて行った第１のイオン注入の傾斜の反対方向から８５°以上傾斜させて第２のイオン注入を行えば、表面チャネル層を高活性化率で形成できる。
【００１７】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本発明の一実施形態を適用して形成したノーマリオフ型のｎチャネルタイププレーナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）の断面構成を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００１９】
以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
４Ｈ、６Ｈ、３Ｃ、若しくは１５Ｒ−ＳｉＣからなるｎ+ 型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ層という）２が積層されている。
【００２０】
ｎ- 型エピ層２の表層部における所定領域には、所定深さを有するｐ型ベース領域３が形成されている。このｐ型ベース領域３はＡｌ（アルミニウム）、Ｂ、Ｇａ（ガリウム）若しくはＩｎ（インジウム）等をドーパントとして形成されており、略１×１０17ｃｍ-3以上の濃度となっている。また、ｐ型ベース領域３の表層部の所定領域には、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。このｎ+ 型ソース領域４はＮ（窒素）若しくはＰ（リン）等をドーパントとして形成されている。
【００２１】
さらに、ｎ+ 型ソース領域４とｎ- 型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時にチャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層５を表面チャネル層という。
【００２２】
表面チャネル層５はＮ若しくはＰ等をドーパントに用いて形成されている。この表面チャネル層５はドーパント濃度が低いｎ- 型層５ａと高いｎ+ 型層５ｂからなる。そのうち、低濃度領域５ａは、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、かつ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【００２３】
そして、ｐ型ベース領域３の間に位置するｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成している。
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成されている。さらに、ゲート酸化膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この絶縁膜９の上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ型ベース領域３と接している。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【００２４】
次に、図１に示すＭＯＳＦＥＴの製造工程を、図２〜図４に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ、若しくは１５Ｒ−ＳｉＣ基板、すなわち炭化珪素よりなるｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長させる。本例では、ｎ- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２５】
〔図２（ｂ）に示す工程〕
ｎ- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＡｌ+ のイオン注入を行い、ｐ型ベース領域３を形成する。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、ｎ+ 型半導体基板１の上面から例えばＮ+ をイオン注入し、さらに１２００℃以上の温度で熱処理することによりＮ+ イオンを活性化させ、ｎ- 型エピ層２の表層部及びｐ型ベース領域３の表層部に表面チャネル層５を形成する。
【００２６】
このとき、イオン注入角度がｎ+ 型半導体基板１の法線方向に対して８５°以上の角度を成すような斜めイオン注入を行うと共に、ｎ+ 型半導体基板１の法線を軸としてｎ+ 型半導体基板を回転させてイオン注入を行う。また、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。このようにｎ+ 型半導体基板１の温度を上げることにより、イオン注入によって形成される空孔（結晶欠陥）の数を抑制することができる。
【００２７】
これにより、表面チャネル層５は、ｐ型ベース領域３の表面部ではｐ型半導体が補償されてキャリア濃度の薄いｎ- 型層５ａとして形成され、ｎ- 型エピ層２の表層部では活性化率が高くキャリア濃度の濃いｎ+ 型層５ｂとして形成される。
このとき、表面チャネル層５を形成するための斜めイオン注入を、ｎ+ 型半導体基板１を回転させながら行っているため、空孔位置とＮ+ イオンの位置とは以下の関係となる。
【００２８】
まず、任意の一方向から斜めイオン注入したときに形成された空孔位置ＡとＮ+ イオンの位置Ｂとの関係を図５（ａ）に示す。この図に示されるように、斜めイオン注入を行った場合においても、Ｎ+ イオンが空孔位置Ａよりも深くまで注入され、空孔位置ＡとＮ+ イオンの位置Ｂがずれた状態となる。
しかしながら、ｎ+ 型半導体基板１を回転させているため、先にイオン注入を行った方向に対して反対方向からのイオン注入が成される。この反対方向のイオン注入時における空孔位置ＡとＮ+ イオンの位置Ｂとの関係を図５（ｂ）に示す。
【００２９】
この図に示されるように、反対方向からのイオン注入を行った場合にも、Ｎ+ イオンが空孔位置Ａよりも深くまで注入され、空孔位置ＡとＮ+ イオンの位置Ｂがずれた状態となる。このときの空孔位置ＡとＮ+ イオンの位置Ｂの関係は、先に行われたイオン注入時における空孔位置ＡとＮ+ イオンの位置Ｂの関係の逆になる。このため、図５（ｃ）に示すように、反対方向のイオン注入で形成された空孔位置Ａと先のイオン注入時のＮ+ イオンの位置Ｂとが一致し、反対方向のイオン注入で注入されたＮ+ イオンの位置Ｂと先のイオン注入時の空孔位置Ａとが一致する。つまり、空孔の密度分布と不純物の密度分布を図５（ｄ）に示すと、これら空孔の密度分布と不純物の密度分布とがほぼ一致した状態になる。
【００３０】
このため、Ｎ+ イオンの拡散係数が小さくても、充分にＮ+ イオンが空孔において格子位置に置換され、不純物の活性化率を向上させることができる。
このように、ｎ+ 型半導体基板１を回転させながら斜めイオン注入を行うことにより、不純物の活性化率を向上させることができる。
なお、本実施形態では、活性化熱処理の温度を１２００℃としているが、このような温度にすると、原子の移動（拡散）が起こり、空孔位置Ａに不純物原子が置換する割合が多くなり、さらなる活性化率の向上を図ることができる。
【００３１】
さらに、このとき、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚みを、ゲート電極８に電圧を印加していない時におけるｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量と、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようにしている。
【００３２】
具体的には、ｐ型ベース領域３から表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧によって決定され、ゲート酸化膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３３】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ型ベース領域３は、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ型ベース領域３が接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ型ベース領域３から空乏層を延ばすということができないため、ｐ型ベース領域３をソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３４】
なお、ｐ型ベース領域３の不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ型ベース領域３や表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３５】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３６】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、このＬＴＯ膜２１をマスクとして例えばＮ+ をイオン注入する。このとき、イオン注入角度がｎ+ 型半導体基板１の法線方向に対して８５°以上の角度を成すようにすると共に、ｎ+ 型半導体基板１の法線を軸としてｎ+ 型半導体基板１を回転させてイオン注入を行う。また、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。
【００３７】
これにより、ｎ+ 型ソース領域４が形成される。このとき、ｎ+ 型ソース領域４の形成を斜めイオン注入で行うと共に、ｎ+ 型半導体基板１を回転させるようにしているため、上述した表面チャネル層５と同様に、注入されたＮ+ イオンの位置Ｂとが空孔位置Ａ（図５参照）とを一致させることができ、Ｎ+ イオンの活性化率を向上させることができる。
【００３８】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２２を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２３を配置し、これをマスクとしてＲＩＥによりｐ型ベース領域３上の表面チャネル層５を部分的にエッチング除去する。
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２３をマスクとしてＡｌ+ をイオン注入する。ここで、イオン注入角度をｎ+ 型半導体基板１の法線方向に高い角度（基板面に対して平行に近づく角度）にしたときに、ＬＴＯ膜２３の影になる領域ができることを防ぐために、注入角度をｎ+ 型半導体基板１の法線方向に対して０°〜±９０°まで変化させてイオン注入を行う。
【００３９】
このようにイオン注入の角度を変化させることで、任意の一方向から行われたイオン注入の反対方向からのイオン注入を行うことになり、ｎ+ 型半導体基板１を回転させながらイオン注入を行った場合と同様に、Ａｌ+ イオンの位置Ｂと空孔位置Ａ（図５参照）とを一致させることができる。これにより、Ａｌ+ イオンの活性化率を向上させることができる。
【００４０】
なお、この角度変化を等速にすることにより、深さ方向に均一にディープベース層３０を形成することができる。
また、ｎ+ 型半導体基板１の法線方向に対して高い角度でイオン注入するときにｐ型ベース領域３とｎ+ 型ソース領域４にＢが拡散することを防止するために、０°〜２０°まではイオン注入のエネルギーを１００ｋｅＶという低いエネルギーにし、２０°〜６０°までを４００ｋｅＶという高いエネルギーに変え、さらに６０°〜９０°までを１００ｋｅＶという低いエネルギーとする。
【００４１】
このようにして形成されたディープベース層３０は、ベース領域３の一部が厚くなったものとなる。このディープベース層は、ｎ+ 型ソース領域４と重ならない部分に形成されると共に、ｐ型ベース領域３のうちディープベース層３０が形成された厚みが厚くなった部分が、ディープベース層３０が形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００４２】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２３を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェニック法を含む）によりゲート酸化膜７を形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンからなるゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
【００４３】
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１２００℃のアニールを行う。
〔図４（ｃ）に示す工程〕
この後、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置したのち、１０００℃のアニールを行うと図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４４】
このように完成した縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。そして、ゲート電極８に電圧を印加することにより、表面チャネル層５とゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。これにより、チャネルの状態を制御することができる。
【００４５】
つまり、ゲート電極８の仕事関数を第１の仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４６】
また、オフ状態において、空乏領域は、ｐ型ベース領域３及びゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００４７】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（他の実施形態）
上記実施形態では、ｐ型ベース領域３のドーパントとしてＡｌ+ やＩｎ+ 等を用いることを示しているが、これら以外の不純物をドーパントとして用いてもよい。但し、上述したように、不純物の質量が軽いほど空孔位置Ａと不純物の位置Ｂとのずれが大きくなることから、特に質量の軽い不純物をドーパントとして用いる場合に好適であるといえる。
【００４８】
また、上記実施形態では、ｎ+ 型ソース領域４や表面チャネル層５を形成する際に、ｎ+ 型半導体基板１の法線に対して傾斜させると共に該法線を軸として回転させてイオン注入を行うようにしているが、ｎ+ 型半導体基板１のＣ軸に対して傾斜させ、Ｃ軸を軸として回転させてイオン注入を行うようにしてもよい。これにより、ｎ+ 型半導体基板１がオフ基板であるか否かに関わらず、不純物の位置と空孔の位置とを一致させて不純物の活性化率の向上を図ることができる。
【００４９】
また、ディープベース層３０を形成する際に、イオン注入の角度変化に応じてドーズ量を変化させるようにしたが、上記実施形態とは異なったドーズ量にすることも可能である。
例えば、ｎ+ 型半導体基板１の法線方向に対して高い角度（基板面に対して平行に近づく角度）の場合にドーズ量が多くなるようにすることにより、空孔位置Ａや不純物が注入された位置Ｂを浅い領域にでき、浅い領域に高濃度で高活性化率の不純物層を形成することが可能となる。
【００５０】
また、ｎ+ 型半導体基板１の法線方向に対して低い角度（基板面に対して垂直に近づく角度）の場合にドーズ量が多くなるようにすることにより、空孔位置Ａや不純物が注入された位置Ｂを深い領域にでき、深い領域に高濃度で高活性化率の不純物層を形成することが可能となる。
なお、上記実施形態では、ｎ+ 型半導体基板１を回転させながら斜めイオン注入を行うことにより、表面チャネル層５やｎ+ 型ソース領域４を形成し、ｎ+ 型半導体基板１に対して角度変化させながらイオン注入を行うことにより、ディープベース層３０を形成するようにしているが、これら２つの方法のいずれを適用して各不純物層を形成してもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成したプレーナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す図である。
【図５】不純物イオンを注入したときにおける空孔位置Ａと不純物の位置Ｂとの関係を示す図である。
【図６】従来のイオン注入によって不純物層を形成した場合における空孔分布と不純物分布との関係を示す図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型ベース領域、
４…ｎ+ 型ソース領域、５…表面チャネル層、６…Ｊ−ＦＥＴ部、
７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、１０…ソース電極、
１１…ドレイン電極。
Claims (11)
- 炭化珪素半導体層（２）を有する基板（１）の該炭化珪素半導体層に不純物をイオン注入したのち、注入された前記不純物を熱処理によって活性化させることで、前記炭化珪素半導体層に不純物層（４、５、３０）を形成してなる炭化珪素半導体装置の製造方法において、
前記基板の法線方向に対して８５°以上傾斜させた状態で第１のイオン注入を行い、前記炭化珪素半導体層に前記不純物を注入させる工程と、
前記法線を中心として、前記第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、前記炭化珪素半導体層に前記不純物を注入させる工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 前記第１、第２のイオン注入工程は、前記法線を軸として、前記基板を回転させながら前記不純物のイオン注入を行う工程であることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
- 炭化珪素半導体層（２）を有する基板（１）の該炭化珪素半導体層に不純物をイオン注入したのち、注入された前記不純物を熱処理によって活性化させることで、前記炭化珪素半導体層に不純物層（４、５、３０）を形成してなる炭化珪素半導体装置の製造方法において、前記基板のＣ軸に対して８５°以上傾斜させた状態で第１のイオン注入を行い、前記炭化珪素半導体層に前記不純物を注入させる工程と、前記Ｃ軸を中心として、前記第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、前記炭化珪素半導体層に前記不純物を注入させる工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
- 前記第１、第２のイオン注入工程は、前記Ｃ軸を軸として、前記基板を回転させながら前記不純物のイオン注入を行う工程であることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
- 炭化珪素半導体層（２）を有する基板（１）の該炭化珪素半導体層に不純物をイオン注入したのち、注入された前記不純物を熱処理によって活性化させることで、前記炭化珪素半導体層に不純物層（４、５、３０）を形成してなる炭化珪素半導体装置の製造方法において、
前記基板の法線方向に対してイオン注入角度を−９０°〜＋９０°で変化させながら前記不純物のイオン注入を行うことを特徴とする炭化珪素半導体装置の製造方法。 - 前記イオン注入角度の変化を等速度で行うことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
- 前記イオン注入角度が前記基板の面に対して平行に近くなる高角のときには、前記イオン注入角度が前記高角よりも小さくなる場合に比してドーズ量を多くすることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
- 前記イオン注入角度が前記基板の面に対して平行に近くなる高角のときに比べて、前記イオン注入角度が前記高角よりも小さくなる場合にドーズ量を多くすることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
- 前記不純物として、Ａｌ、Ｂ、Ｇａ、Ｉｎ、Ｐ、Ｎのうちのいずれかを用いることを特徴とする請求項１乃至８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
- 炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ソース領域と前記半導体層とに挟まれた前記ベース領域の上に、チャネル領域を構成する第１導電型の表面チャネル層（５）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板のドレイン領域にドレイン電極（１１）を形成する工程とを備え、
前記ソース領域形成工程は、
前記半導体基板の法線方向に対して８５°以上傾斜させた状態で第１のイオン注入を行い、前記ベース領域に第１導電型不純物を注入させる工程と、
前記法線を中心として、前記第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、前記ベース領域に第１導電型不純物を注入させる工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 炭化珪素よりなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ソース領域と前記半導体層とに挟まれた前記ベース領域の上に、チャネル領域を構成する第１導電型の表面チャネル層（５）を形成する工程と、
前記表面チャネル層上にゲート絶縁膜（７）を介してゲート電極（８）を形成する工程と、
前記ベース領域及び前記ソース領域に接触するソース電極（１０）を形成する工程と、
前記半導体基板のドレイン領域にドレイン電極（１１）を形成する工程とを備え、
前記表面チャネル層形成工程は、
前記半導体基板の法線方向に対して８５°以上傾斜させた状態で第１のイオン注入を行い、前記ベース領域の表層部及び前記半導体層の表層部に第１導電型不純物を注入させる工程と、
前記法線を中心として、前記第１のイオン注入の傾斜の反対方向に８５°以上傾斜させた状態で第２のイオン注入を行い、前記ベース領域の表層部及び前記半導体層の表層部に第１導電型不純物を注入させる工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
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