JP2000164525A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 炭化珪素内にイオン注入によって注入された
不純物の活性化率を向上させる。 【解決手段】 ｎ+ 型ソース領域４の形成をイオン注入
によって形成する際に、ｎ+ 型半導体基板１の法線を軸
としてｎ+ 型半導体基板１を回転させ、さらにイオン注
入を斜めにして行う。これにより、まず、ｎ+ 型半導体
基板１の法線方向に対して傾斜させた状態でイオン注入
が行われ、その後、法線を中心として、先に行われたイ
オン注入の傾斜の反対方向に傾斜させた状態でイオン注
入が行われる。これにより、先のイオン注入における空
孔位置と後のイオン注入における不純物の位置とを一致
させ、先のイオン注入における不純物の位置と先のイオ
ン注入における空孔の位置とを一致させることができ
る。これにより、不純物の拡散係数が小さくても、空孔
において不純物の格子位置への置換を充分に行うことが
でき、不純物の活性化率を向上させることができる。
不純物の活性化率を向上させる。 【解決手段】 ｎ+ 型ソース領域４の形成をイオン注入
によって形成する際に、ｎ+ 型半導体基板１の法線を軸
としてｎ+ 型半導体基板１を回転させ、さらにイオン注
入を斜めにして行う。これにより、まず、ｎ+ 型半導体
基板１の法線方向に対して傾斜させた状態でイオン注入
が行われ、その後、法線を中心として、先に行われたイ
オン注入の傾斜の反対方向に傾斜させた状態でイオン注
入が行われる。これにより、先のイオン注入における空
孔位置と後のイオン注入における不純物の位置とを一致
させ、先のイオン注入における不純物の位置と先のイオ
ン注入における空孔の位置とを一致させることができ
る。これにより、不純物の拡散係数が小さくても、空孔
において不純物の格子位置への置換を充分に行うことが
でき、不純物の活性化率を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】炭化珪素（ＳｉＣ）を用いた高耐圧デバ
イスの作製においては、Ｓｉに比して不純物拡散係数が
１桁程度小さい為に、不純物領域をイオン注入技術によ
り形成している。従来では、炭化珪素よりなる半導体基
板の上面から基板に対して垂直にイオン注入を行って、
半導体基板内に不純物をドーピングしたのち、熱処理を
施すことにより、イオン注入時に生成された空孔におい
てドーピングされた不純物を格子位置に置換させ、不純
物を活性化させることで不純物領域を形成するようにし
ている。
イスの作製においては、Ｓｉに比して不純物拡散係数が
１桁程度小さい為に、不純物領域をイオン注入技術によ
り形成している。従来では、炭化珪素よりなる半導体基
板の上面から基板に対して垂直にイオン注入を行って、
半導体基板内に不純物をドーピングしたのち、熱処理を
施すことにより、イオン注入時に生成された空孔におい
てドーピングされた不純物を格子位置に置換させ、不純
物を活性化させることで不純物領域を形成するようにし
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、不純物
の活性化率が低く、所望の濃度の不純物領域を形成する
ためには、極めて高い濃度のイオン注入を行わなければ
ならないという問題がある。本発明は上記問題に鑑みて
成され、不純物の活性化率が向上できる炭化珪素半導体
装置の製造方法を提供することを目的とする。
の活性化率が低く、所望の濃度の不純物領域を形成する
ためには、極めて高い濃度のイオン注入を行わなければ
ならないという問題がある。本発明は上記問題に鑑みて
成され、不純物の活性化率が向上できる炭化珪素半導体
装置の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明者らは、不純物の
活性化率が低くなる原因を見いだすために、不純物が格
子位置に置換される空孔の密度分布と、不純物の濃度分
布について調べた。その結果を図６に示す。なお、図６
（ａ）は、基板面に垂直なイオン注入を行った場合にお
ける空孔が形成された位置（以下、空孔位置という）Ａ
と、不純物が注入された位置Ｂとの関係を示しており、
（ｂ）はイオン注入深さに対する空孔の密度分布及び不
純物の密度分布を示している。
活性化率が低くなる原因を見いだすために、不純物が格
子位置に置換される空孔の密度分布と、不純物の濃度分
布について調べた。その結果を図６に示す。なお、図６
（ａ）は、基板面に垂直なイオン注入を行った場合にお
ける空孔が形成された位置（以下、空孔位置という）Ａ
と、不純物が注入された位置Ｂとの関係を示しており、
（ｂ）はイオン注入深さに対する空孔の密度分布及び不
純物の密度分布を示している。
【０００５】図６（ａ）に示されるように、空孔位置Ａ
よりも注入された不純物の位置Ｂが深くなる。このた
め、図６（ｂ）に示されるように、イオン注入によって
生成される空孔の密度分布の最大位置と、不純物の密度
分布の最大位置とがずれた状態になる。注入される不純
物の質量が重い場合には、空孔をドーパント近傍に大量
に形成し、軽い場合には表面からドーパントの飛程まで
の領域に大きな分布を生じる。従って、分布のずれは軽
い不純物ほど大きくなる。
よりも注入された不純物の位置Ｂが深くなる。このた
め、図６（ｂ）に示されるように、イオン注入によって
生成される空孔の密度分布の最大位置と、不純物の密度
分布の最大位置とがずれた状態になる。注入される不純
物の質量が重い場合には、空孔をドーパント近傍に大量
に形成し、軽い場合には表面からドーパントの飛程まで
の領域に大きな分布を生じる。従って、分布のずれは軽
い不純物ほど大きくなる。
【０００６】上述したように、不純物領域は、空孔にお
いて不純物を格子位置に置換させることによって形成さ
れる。このため、空孔が生成された位置と不純物がドー
ピングされた位置がずれているのであれば、不純物が空
孔まで拡散されなければ不純物の格子位置への置換がな
されない。しかしながら、炭化珪素内においては、不純
物の拡散係数が非常に小さく、シリコンと比較すると１
〜２桁小さくなってしまうため、不純物の拡散が充分に
行われない。このため、不純物が空孔まで拡散されず、
不純物の格子位置への置換が充分に行われなくなって、
活性化率を低くしているのである。
いて不純物を格子位置に置換させることによって形成さ
れる。このため、空孔が生成された位置と不純物がドー
ピングされた位置がずれているのであれば、不純物が空
孔まで拡散されなければ不純物の格子位置への置換がな
されない。しかしながら、炭化珪素内においては、不純
物の拡散係数が非常に小さく、シリコンと比較すると１
〜２桁小さくなってしまうため、不純物の拡散が充分に
行われない。このため、不純物が空孔まで拡散されず、
不純物の格子位置への置換が充分に行われなくなって、
活性化率を低くしているのである。
【０００７】また、Ｃ空孔は１００℃程度から拡散し始
めて、不純物と結合する場合があるが、Ｓｉ空孔は拡散
温度が高く、不純物との結合確率が低い。従って、Ｓｉ
サイトに置換されるＡｌ、Ｂ、Ｇａ等のｐ型不純物及び
ｎ型不純物であるＰ（リン）に対して拡散係数が大きな
影響を与える。そこで、上記目的を達成するため、以下
の技術的手段を採用する。
めて、不純物と結合する場合があるが、Ｓｉ空孔は拡散
温度が高く、不純物との結合確率が低い。従って、Ｓｉ
サイトに置換されるＡｌ、Ｂ、Ｇａ等のｐ型不純物及び
ｎ型不純物であるＰ（リン）に対して拡散係数が大きな
影響を与える。そこで、上記目的を達成するため、以下
の技術的手段を採用する。
【０００８】請求項１に記載の発明においては、基板
（１）の法線方向に対して傾斜させた状態で第１のイオ
ン注入を行い、炭化珪素半導体層（２）に不純物を注入
させる工程と、法線を中心として、第１のイオン注入の
傾斜の反対方向に傾斜させた状態で第２のイオン注入を
行い、炭化珪素半導体層に不純物を注入させる工程と、
を含むことを特徴としている。
（１）の法線方向に対して傾斜させた状態で第１のイオ
ン注入を行い、炭化珪素半導体層（２）に不純物を注入
させる工程と、法線を中心として、第１のイオン注入の
傾斜の反対方向に傾斜させた状態で第２のイオン注入を
行い、炭化珪素半導体層に不純物を注入させる工程と、
を含むことを特徴としている。
【０００９】このように、基板法線に対して傾斜させて
行った第１のイオン注入の傾斜の反対方向から第２のイ
オン注入を行うことにより、第１のイオン注入における
空孔位置と第２のイオン注入における不純物の位置とを
一致させ、第１のイオン注入における不純物の位置と第
２のイオン注入における空孔の位置とを一致させること
ができる。これにより、不純物の拡散係数が小さくて
も、空孔において不純物の格子位置への置換を充分に行
うことができる。
行った第１のイオン注入の傾斜の反対方向から第２のイ
オン注入を行うことにより、第１のイオン注入における
空孔位置と第２のイオン注入における不純物の位置とを
一致させ、第１のイオン注入における不純物の位置と第
２のイオン注入における空孔の位置とを一致させること
ができる。これにより、不純物の拡散係数が小さくて
も、空孔において不純物の格子位置への置換を充分に行
うことができる。
【００１０】具体的には、請求項２に示すように、法線
を軸として、基板を回転させながら不純物のイオン注入
を行うことによって、第１、第２のイオン注入工程を実
行できる。請求項３に記載の発明においては、基板のＣ
軸に対して傾斜させて行った第１のイオン注入の傾斜に
対して、Ｃ軸を中心とした反対方向の傾斜で第２のイオ
ン注入を行うことを特徴としている。
を軸として、基板を回転させながら不純物のイオン注入
を行うことによって、第１、第２のイオン注入工程を実
行できる。請求項３に記載の発明においては、基板のＣ
軸に対して傾斜させて行った第１のイオン注入の傾斜に
対して、Ｃ軸を中心とした反対方向の傾斜で第２のイオ
ン注入を行うことを特徴としている。
【００１１】このように、Ｃ軸を中心としたイオン注入
を行うことにより、オフ基板か否かに関わらず請求項１
に記載の発明と同様の効果が得られる。この場合におい
ても請求項４に示すように、Ｃ軸を軸として、基板を回
転させながら不純物のイオン注入を行うようにすること
で第１、第２のイオン注入工程を実行できる。
を行うことにより、オフ基板か否かに関わらず請求項１
に記載の発明と同様の効果が得られる。この場合におい
ても請求項４に示すように、Ｃ軸を軸として、基板を回
転させながら不純物のイオン注入を行うようにすること
で第１、第２のイオン注入工程を実行できる。
【００１２】なお、例えば、請求項５に示すように、第
１、第２のイオン注入の傾斜を８５°以上にすることが
できる。さらに、請求項６に示すように、基板の法線方
向に対してイオン注入角度を０°〜±９０°で変化させ
ながら不純物のイオン注入を行うことによって、第１、
第２のイオン注入工程を実行することもできる。
１、第２のイオン注入の傾斜を８５°以上にすることが
できる。さらに、請求項６に示すように、基板の法線方
向に対してイオン注入角度を０°〜±９０°で変化させ
ながら不純物のイオン注入を行うことによって、第１、
第２のイオン注入工程を実行することもできる。
【００１３】この場合、請求項７に示すように、イオン
注入角度の変化を等速度で行えば、イオン注入の深さ方
向に均一に高活性化された不純物層を形成できる。な
お、請求項８に示すように、イオン注入角度が基板の面
に対して平行に近くなる高角のときには、イオン注入角
度が高角よりも小さくなる場合に比してドーズ量を多く
することで、浅い領域において高濃度で高活性化率の不
純物層を形成できる。また、請求項９に示すように、イ
オン注入角度が基板の面に対して平行に近くなる高角の
ときに比べて、イオン注入角度が高角よりも小さくなる
場合にドーズ量を多くすることにより、深い領域におい
て高濃度で高活性化率の不純物層を形成できる。
注入角度の変化を等速度で行えば、イオン注入の深さ方
向に均一に高活性化された不純物層を形成できる。な
お、請求項８に示すように、イオン注入角度が基板の面
に対して平行に近くなる高角のときには、イオン注入角
度が高角よりも小さくなる場合に比してドーズ量を多く
することで、浅い領域において高濃度で高活性化率の不
純物層を形成できる。また、請求項９に示すように、イ
オン注入角度が基板の面に対して平行に近くなる高角の
ときに比べて、イオン注入角度が高角よりも小さくなる
場合にドーズ量を多くすることにより、深い領域におい
て高濃度で高活性化率の不純物層を形成できる。
【００１４】請求項１０に記載の発明においては、不純
物として、イオン注入によって形成される空孔の分布が
最大値となる位置と、注入された不純物の分布が最大値
となる位置とのずれ量が大きいイオン種を用いることを
特徴としている。このように、空孔の分布が最大値とな
る位置と、注入された不純物の分布が最大値となる位置
とのずれ量が大きいイオン種を用いる場合において、請
求項１乃至９に記載の発明を適用すると好適である。
物として、イオン注入によって形成される空孔の分布が
最大値となる位置と、注入された不純物の分布が最大値
となる位置とのずれ量が大きいイオン種を用いることを
特徴としている。このように、空孔の分布が最大値とな
る位置と、注入された不純物の分布が最大値となる位置
とのずれ量が大きいイオン種を用いる場合において、請
求項１乃至９に記載の発明を適用すると好適である。
【００１５】例えば、請求項１１に示すように、不純物
として、Ａｌ、Ｂ、Ｇａ、Ｉｎ、Ｐ、Ｎのうちのいずれ
かを用いる場合に好適である。請求項１２に記載の発明
においては、電界効果型トランジスタのソース領域
（４）の形成工程は、半導体基板（１）の法線方向に対
して傾斜させた状態で第１のイオン注入を行い、ベース
領域（３）に第１導電型不純物を注入させる工程と、法
線を中心として、第１のイオン注入の傾斜の反対方向に
傾斜させた状態で第２のイオン注入を行い、ベース領域
に第１導電型不純物を注入させる工程と、を含むことを
特徴としている。
として、Ａｌ、Ｂ、Ｇａ、Ｉｎ、Ｐ、Ｎのうちのいずれ
かを用いる場合に好適である。請求項１２に記載の発明
においては、電界効果型トランジスタのソース領域
（４）の形成工程は、半導体基板（１）の法線方向に対
して傾斜させた状態で第１のイオン注入を行い、ベース
領域（３）に第１導電型不純物を注入させる工程と、法
線を中心として、第１のイオン注入の傾斜の反対方向に
傾斜させた状態で第２のイオン注入を行い、ベース領域
に第１導電型不純物を注入させる工程と、を含むことを
特徴としている。
【００１６】このように、電界効果型トランジスタのソ
ース領域形成において、基板法線に対して傾斜させて行
った第１のイオン注入の傾斜の反対方向から第２のイオ
ン注入を行えば、ソース領域を高活性化率で形成でき
る。また、請求項１３に示すように、電界効果型トラン
ジスタの表面チャネル層（５）の形成工程において、基
板法線に対して傾斜させて行った第１のイオン注入の傾
斜の反対方向から第２のイオン注入を行えば、表面チャ
ネル層を高活性化率で形成できる。
ース領域形成において、基板法線に対して傾斜させて行
った第１のイオン注入の傾斜の反対方向から第２のイオ
ン注入を行えば、ソース領域を高活性化率で形成でき
る。また、請求項１３に示すように、電界効果型トラン
ジスタの表面チャネル層（５）の形成工程において、基
板法線に対して傾斜させて行った第１のイオン注入の傾
斜の反対方向から第２のイオン注入を行えば、表面チャ
ネル層を高活性化率で形成できる。
【００１７】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。
実施形態記載の具体的手段との対応関係を示すものであ
る。
【００１８】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本発明の一実施形態を適用
して形成したノーマリオフ型のｎチャネルタイププレー
ナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴと
いう）の断面構成を示す。本デバイスは、インバータや
車両用オルタネータのレクチファイヤに適用すると好適
なものである。
について説明する。図１に、本発明の一実施形態を適用
して形成したノーマリオフ型のｎチャネルタイププレー
ナ型のＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴと
いう）の断面構成を示す。本デバイスは、インバータや
車両用オルタネータのレクチファイヤに適用すると好適
なものである。
【００１９】以下、図１に基づいて縦型パワーＭＯＳＦ
ＥＴの構造について説明する。４Ｈ、６Ｈ、３Ｃ、若し
くは１５Ｒ−ＳｉＣからなるｎ+ 型半導体基板１は上面
を主表面１ａとし、主表面の反対面である下面を裏面１
ｂとしている。このｎ + 型半導体基板１の主表面１ａ上
には、基板１よりも低いドーパント濃度を有する炭化珪
素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ
層という）２が積層されている。
ＥＴの構造について説明する。４Ｈ、６Ｈ、３Ｃ、若し
くは１５Ｒ−ＳｉＣからなるｎ+ 型半導体基板１は上面
を主表面１ａとし、主表面の反対面である下面を裏面１
ｂとしている。このｎ + 型半導体基板１の主表面１ａ上
には、基板１よりも低いドーパント濃度を有する炭化珪
素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エピ
層という）２が積層されている。
【００２０】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＡｌ（アルミニウム）、
Ｂ、Ｇａ（ガリウム）若しくはＩｎ（インジウム）等を
ドーパントとして形成されており、略１×１０17ｃｍ-3
以上の濃度となっている。また、ｐ型ベース領域３の表
層部の所定領域には、該ベース領域３よりも浅いｎ+ 型
ソース領域４が形成されている。このｎ+ 型ソース領域
４はＮ（窒素）若しくはＰ（リン）等をドーパントとし
て形成されている。
には、所定深さを有するｐ型ベース領域３が形成されて
いる。このｐ型ベース領域３はＡｌ（アルミニウム）、
Ｂ、Ｇａ（ガリウム）若しくはＩｎ（インジウム）等を
ドーパントとして形成されており、略１×１０17ｃｍ-3
以上の濃度となっている。また、ｐ型ベース領域３の表
層部の所定領域には、該ベース領域３よりも浅いｎ+ 型
ソース領域４が形成されている。このｎ+ 型ソース領域
４はＮ（窒素）若しくはＰ（リン）等をドーパントとし
て形成されている。
【００２１】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時に
チャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層
５を表面チャネル層という。
層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ
- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ層
５は、エピタキシャル成長にて形成されたものであり、
エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用
いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作時に
チャネル形成層として機能する。以下、ｎ- 型ＳｉＣ層
５を表面チャネル層という。
【００２２】表面チャネル層５はＮ若しくはＰ等をドー
パントに用いて形成されている。この表面チャネル層５
はドーパント濃度が低いｎ- 型層５ａと高いｎ+ 型層５
ｂからなる。そのうち、低濃度領域５ａは、例えば１×
１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、か
つ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント
濃度以下となっている。これにより、低オン抵抗化が図
られている。
パントに用いて形成されている。この表面チャネル層５
はドーパント濃度が低いｎ- 型層５ａと高いｎ+ 型層５
ｂからなる。そのうち、低濃度領域５ａは、例えば１×
１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度で、か
つ、ｎ- 型エピ層２及びｐ型ベース領域３のドーパント
濃度以下となっている。これにより、低オン抵抗化が図
られている。
【００２３】そして、ｐ型ベース領域３の間に位置する
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。表面チャネル層５の上面およびｎ+ 型ソース領域４
の上面には熱酸化にてゲート酸化膜７が形成されてい
る。さらに、ゲート酸化膜７の上にはゲート電極８が形
成されている。ゲート電極８は絶縁膜９にて覆われてい
る。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔ
ｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この絶縁膜
９の上にはソース電極１０が形成され、ソース電極１０
はｎ+ 型ソース領域４およびｐ型ベース領域３と接して
いる。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレ
イン電極層１１が形成されている。
ｎ- 型エピ層２がいわゆるＪ−ＦＥＴ部６を構成してい
る。表面チャネル層５の上面およびｎ+ 型ソース領域４
の上面には熱酸化にてゲート酸化膜７が形成されてい
る。さらに、ゲート酸化膜７の上にはゲート電極８が形
成されている。ゲート電極８は絶縁膜９にて覆われてい
る。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔ
ｕｒｅ Ｏｘｉｄｅ）膜が用いられている。この絶縁膜
９の上にはソース電極１０が形成され、ソース電極１０
はｎ+ 型ソース領域４およびｐ型ベース領域３と接して
いる。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレ
イン電極層１１が形成されている。
【００２４】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図２〜図４に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈ、６Ｈ、３
Ｃ、若しくは１５Ｒ−ＳｉＣ基板、すなわち炭化珪素よ
りなるｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型
半導体基板１はその厚さが４００μｍであり、主表面１
ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面で
ある。この基板１の主表面１ａに厚さ５μｍのｎ- 型エ
ピ層２をエピタキシャル成長させる。本例では、ｎ- 型
エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４
Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
を、図２〜図４に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈ、６Ｈ、３
Ｃ、若しくは１５Ｒ−ＳｉＣ基板、すなわち炭化珪素よ
りなるｎ+ 型半導体基板１を用意する。ここで、ｎ+ 型
半導体基板１はその厚さが４００μｍであり、主表面１
ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面で
ある。この基板１の主表面１ａに厚さ５μｍのｎ- 型エ
ピ層２をエピタキシャル成長させる。本例では、ｎ- 型
エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４
Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００２５】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＡｌ+ のイオン注入を行い、ｐ型ベース領域３を
形成する。このとき、イオン注入条件は、温度が７００
℃、ドーズ量が１×１０16ｃｍ-2としている。 〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を除去したの
ち、ｎ+ 型半導体基板１の上面から例えばＮ+ をイオン
注入し、さらに１２００℃以上の温度で熱処理すること
によりＮ+ イオンを活性化させ、ｎ- 型エピ層２の表層
部及びｐ型ベース領域３の表層部に表面チャネル層５を
形成する。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＡｌ+ のイオン注入を行い、ｐ型ベース領域３を
形成する。このとき、イオン注入条件は、温度が７００
℃、ドーズ量が１×１０16ｃｍ-2としている。 〔図２（ｃ）に示す工程〕ＬＴＯ膜２０を除去したの
ち、ｎ+ 型半導体基板１の上面から例えばＮ+ をイオン
注入し、さらに１２００℃以上の温度で熱処理すること
によりＮ+ イオンを活性化させ、ｎ- 型エピ層２の表層
部及びｐ型ベース領域３の表層部に表面チャネル層５を
形成する。
【００２６】このとき、イオン注入角度がｎ+ 型半導体
基板１の法線方向に対して８５°以上の角度を成すよう
な斜めイオン注入を行うと共に、ｎ+ 型半導体基板１の
法線を軸としてｎ+ 型半導体基板を回転させてイオン注
入を行う。また、イオン注入条件は、温度が７００℃、
ドーズ量が１×１０16ｃｍ-2としている。このようにｎ
+ 型半導体基板１の温度を上げることにより、イオン注
入によって形成される空孔（結晶欠陥）の数を抑制する
ことができる。
基板１の法線方向に対して８５°以上の角度を成すよう
な斜めイオン注入を行うと共に、ｎ+ 型半導体基板１の
法線を軸としてｎ+ 型半導体基板を回転させてイオン注
入を行う。また、イオン注入条件は、温度が７００℃、
ドーズ量が１×１０16ｃｍ-2としている。このようにｎ
+ 型半導体基板１の温度を上げることにより、イオン注
入によって形成される空孔（結晶欠陥）の数を抑制する
ことができる。
【００２７】これにより、表面チャネル層５は、ｐ型ベ
ース領域３の表面部ではｐ型半導体が補償されてキャリ
ア濃度の薄いｎ- 型層５ａとして形成され、ｎ- 型エピ
層２の表層部では活性化率が高くキャリア濃度の濃いｎ
+ 型層５ｂとして形成される。このとき、表面チャネル
層５を形成するための斜めイオン注入を、ｎ+ 型半導体
基板１を回転させながら行っているため、空孔位置とＮ
+ イオンの位置とは以下の関係となる。
ース領域３の表面部ではｐ型半導体が補償されてキャリ
ア濃度の薄いｎ- 型層５ａとして形成され、ｎ- 型エピ
層２の表層部では活性化率が高くキャリア濃度の濃いｎ
+ 型層５ｂとして形成される。このとき、表面チャネル
層５を形成するための斜めイオン注入を、ｎ+ 型半導体
基板１を回転させながら行っているため、空孔位置とＮ
+ イオンの位置とは以下の関係となる。
【００２８】まず、任意の一方向から斜めイオン注入し
たときに形成された空孔位置ＡとＮ + イオンの位置Ｂと
の関係を図５（ａ）に示す。この図に示されるように、
斜めイオン注入を行った場合においても、Ｎ+ イオンが
空孔位置Ａよりも深くまで注入され、空孔位置ＡとＮ+
イオンの位置Ｂがずれた状態となる。しかしながら、ｎ
+ 型半導体基板１を回転させているため、先にイオン注
入を行った方向に対して反対方向からのイオン注入が成
される。この反対方向のイオン注入時における空孔位置
ＡとＮ+ イオンの位置Ｂとの関係を図５（ｂ）に示す。
たときに形成された空孔位置ＡとＮ + イオンの位置Ｂと
の関係を図５（ａ）に示す。この図に示されるように、
斜めイオン注入を行った場合においても、Ｎ+ イオンが
空孔位置Ａよりも深くまで注入され、空孔位置ＡとＮ+
イオンの位置Ｂがずれた状態となる。しかしながら、ｎ
+ 型半導体基板１を回転させているため、先にイオン注
入を行った方向に対して反対方向からのイオン注入が成
される。この反対方向のイオン注入時における空孔位置
ＡとＮ+ イオンの位置Ｂとの関係を図５（ｂ）に示す。
【００２９】この図に示されるように、反対方向からの
イオン注入を行った場合にも、Ｎ+イオンが空孔位置Ａ
よりも深くまで注入され、空孔位置ＡとＮ+ イオンの位
置Ｂがずれた状態となる。このときの空孔位置ＡとＮ+
イオンの位置Ｂの関係は、先に行われたイオン注入時に
おける空孔位置ＡとＮ+ イオンの位置Ｂの関係の逆にな
る。このため、図５（ｃ）に示すように、反対方向のイ
オン注入で形成された空孔位置Ａと先のイオン注入時の
Ｎ+ イオンの位置Ｂとが一致し、反対方向のイオン注入
で注入されたＮ+ イオンの位置Ｂと先のイオン注入時の
空孔位置Ａとが一致する。つまり、空孔の密度分布と不
純物の密度分布を図５（ｄ）に示すと、これら空孔の密
度分布と不純物の密度分布とがほぼ一致した状態にな
る。
イオン注入を行った場合にも、Ｎ+イオンが空孔位置Ａ
よりも深くまで注入され、空孔位置ＡとＮ+ イオンの位
置Ｂがずれた状態となる。このときの空孔位置ＡとＮ+
イオンの位置Ｂの関係は、先に行われたイオン注入時に
おける空孔位置ＡとＮ+ イオンの位置Ｂの関係の逆にな
る。このため、図５（ｃ）に示すように、反対方向のイ
オン注入で形成された空孔位置Ａと先のイオン注入時の
Ｎ+ イオンの位置Ｂとが一致し、反対方向のイオン注入
で注入されたＮ+ イオンの位置Ｂと先のイオン注入時の
空孔位置Ａとが一致する。つまり、空孔の密度分布と不
純物の密度分布を図５（ｄ）に示すと、これら空孔の密
度分布と不純物の密度分布とがほぼ一致した状態にな
る。
【００３０】このため、Ｎ+ イオンの拡散係数が小さく
ても、充分にＮ+ イオンが空孔において格子位置に置換
され、不純物の活性化率を向上させることができる。こ
のように、ｎ+ 型半導体基板１を回転させながら斜めイ
オン注入を行うことにより、不純物の活性化率を向上さ
せることができる。なお、本実施形態では、活性化熱処
理の温度を１２００℃としているが、このような温度に
すると、原子の移動（拡散）が起こり、空孔位置Ａに不
純物原子が置換する割合が多くなり、さらなる活性化率
の向上を図ることができる。
ても、充分にＮ+ イオンが空孔において格子位置に置換
され、不純物の活性化率を向上させることができる。こ
のように、ｎ+ 型半導体基板１を回転させながら斜めイ
オン注入を行うことにより、不純物の活性化率を向上さ
せることができる。なお、本実施形態では、活性化熱処
理の温度を１２００℃としているが、このような温度に
すると、原子の移動（拡散）が起こり、空孔位置Ａに不
純物原子が置換する割合が多くなり、さらなる活性化率
の向上を図ることができる。
【００３１】さらに、このとき、縦型パワーＭＯＳＦＥ
Ｔをノーマリオフ型にするために、表面チャネル層５の
厚みを、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
Ｔをノーマリオフ型にするために、表面チャネル層５の
厚みを、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
【００３２】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
【００３３】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型ベース領域３は、ソース電極１０と接触して
いて接地状態となっている。このため、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を
利用して表面チャネル層５をピンチオフすることができ
る。例えば、ｐ型ベース領域３が接地されてなくてフロ
ーティング状態となっている場合には、ビルトイン電圧
を利用してｐ型ベース領域３から空乏層を延ばすという
ことができないため、ｐ型ベース領域３をソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型ベース領域３は、ソース電極１０と接触して
いて接地状態となっている。このため、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を
利用して表面チャネル層５をピンチオフすることができ
る。例えば、ｐ型ベース領域３が接地されてなくてフロ
ーティング状態となっている場合には、ビルトイン電圧
を利用してｐ型ベース領域３から空乏層を延ばすという
ことができないため、ｐ型ベース領域３をソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
【００３４】なお、ｐ型ベース領域３の不純物濃度を高
くすることによりビルトイン電圧をより大きく利用する
ことができる。また、本実施形態では炭化珪素によって
縦型パワーＭＯＳＦＥＴを製造しているが、これをシリ
コンを用いて製造しようとすると、ｐ型ベース領域３や
表面チャネル層５等の不純物層を形成する際における熱
拡散の拡散量の制御が困難であるため、上記構成と同様
のノーマリオフ型のＭＯＳＦＥＴを製造することが困難
となる。このため、本実施形態のようにＳｉＣを用いる
ことにより、シリコンを用いた場合と比べて精度良く縦
型パワーＭＯＳＦＥＴを製造することができる。
くすることによりビルトイン電圧をより大きく利用する
ことができる。また、本実施形態では炭化珪素によって
縦型パワーＭＯＳＦＥＴを製造しているが、これをシリ
コンを用いて製造しようとすると、ｐ型ベース領域３や
表面チャネル層５等の不純物層を形成する際における熱
拡散の拡散量の制御が困難であるため、上記構成と同様
のノーマリオフ型のＭＯＳＦＥＴを製造することが困難
となる。このため、本実施形態のようにＳｉＣを用いる
ことにより、シリコンを用いた場合と比べて精度良く縦
型パワーＭＯＳＦＥＴを製造することができる。
【００３５】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００３６】〔図３（ａ）に示す工程〕表面チャネル層
５の上の所定領域にＬＴＯ膜２１を配置し、このＬＴＯ
膜２１をマスクとして例えばＮ+ をイオン注入する。こ
のとき、イオン注入角度がｎ+型半導体基板１の法線方
向に対して８５°以上の角度を成すようにすると共に、
ｎ+ 型半導体基板１の法線を軸としてｎ+ 型半導体基板
１を回転させてイオン注入を行う。また、イオン注入条
件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2と
している。
５の上の所定領域にＬＴＯ膜２１を配置し、このＬＴＯ
膜２１をマスクとして例えばＮ+ をイオン注入する。こ
のとき、イオン注入角度がｎ+型半導体基板１の法線方
向に対して８５°以上の角度を成すようにすると共に、
ｎ+ 型半導体基板１の法線を軸としてｎ+ 型半導体基板
１を回転させてイオン注入を行う。また、イオン注入条
件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2と
している。
【００３７】これにより、ｎ+ 型ソース領域４が形成さ
れる。このとき、ｎ+ 型ソース領域４の形成を斜めイオ
ン注入で行うと共に、ｎ+ 型半導体基板１を回転させる
ようにしているため、上述した表面チャネル層５と同様
に、注入されたＮ+ イオンの位置Ｂとが空孔位置Ａ（図
５参照）とを一致させることができ、Ｎ+ イオンの活性
化率を向上させることができる。
れる。このとき、ｎ+ 型ソース領域４の形成を斜めイオ
ン注入で行うと共に、ｎ+ 型半導体基板１を回転させる
ようにしているため、上述した表面チャネル層５と同様
に、注入されたＮ+ イオンの位置Ｂとが空孔位置Ａ（図
５参照）とを一致させることができ、Ｎ+ イオンの活性
化率を向上させることができる。
【００３８】〔図３（ｂ）に示す工程〕そして、ＬＴＯ
膜２２を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２３を配置し、こ
れをマスクとしてＲＩＥによりｐ型ベース領域３上の表
面チャネル層５を部分的にエッチング除去する。 〔図３（ｃ）に示す工程〕さらに、ＬＴＯ膜２３をマス
クとしてＡｌ+ をイオン注入する。ここで、イオン注入
角度をｎ+ 型半導体基板１の法線方向に高い角度（基板
面に対して平行に近づく角度）にしたときに、ＬＴＯ膜
２３の影になる領域ができることを防ぐために、注入角
度をｎ+ 型半導体基板１の法線方向に対して０°〜±９
０°まで変化させてイオン注入を行う。
膜２２を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２３を配置し、こ
れをマスクとしてＲＩＥによりｐ型ベース領域３上の表
面チャネル層５を部分的にエッチング除去する。 〔図３（ｃ）に示す工程〕さらに、ＬＴＯ膜２３をマス
クとしてＡｌ+ をイオン注入する。ここで、イオン注入
角度をｎ+ 型半導体基板１の法線方向に高い角度（基板
面に対して平行に近づく角度）にしたときに、ＬＴＯ膜
２３の影になる領域ができることを防ぐために、注入角
度をｎ+ 型半導体基板１の法線方向に対して０°〜±９
０°まで変化させてイオン注入を行う。
【００３９】このようにイオン注入の角度を変化させる
ことで、任意の一方向から行われたイオン注入の反対方
向からのイオン注入を行うことになり、ｎ+ 型半導体基
板１を回転させながらイオン注入を行った場合と同様
に、Ａｌ+ イオンの位置Ｂと空孔位置Ａ（図５参照）と
を一致させることができる。これにより、Ａｌ+ イオン
の活性化率を向上させることができる。
ことで、任意の一方向から行われたイオン注入の反対方
向からのイオン注入を行うことになり、ｎ+ 型半導体基
板１を回転させながらイオン注入を行った場合と同様
に、Ａｌ+ イオンの位置Ｂと空孔位置Ａ（図５参照）と
を一致させることができる。これにより、Ａｌ+ イオン
の活性化率を向上させることができる。
【００４０】なお、この角度変化を等速にすることによ
り、深さ方向に均一にディープベース層３０を形成する
ことができる。また、ｎ+ 型半導体基板１の法線方向に
対して高い角度でイオン注入するときにｐ型ベース領域
３とｎ+ 型ソース領域４にＢが拡散することを防止する
ために、０°〜２０°まではイオン注入のエネルギーを
１００ｋｅＶという低いエネルギーにし、２０°〜６０
°までを４００ｋｅＶという高いエネルギーに変え、さ
らに６０°〜９０°までを１００ｋｅＶという低いエネ
ルギーとする。
り、深さ方向に均一にディープベース層３０を形成する
ことができる。また、ｎ+ 型半導体基板１の法線方向に
対して高い角度でイオン注入するときにｐ型ベース領域
３とｎ+ 型ソース領域４にＢが拡散することを防止する
ために、０°〜２０°まではイオン注入のエネルギーを
１００ｋｅＶという低いエネルギーにし、２０°〜６０
°までを４００ｋｅＶという高いエネルギーに変え、さ
らに６０°〜９０°までを１００ｋｅＶという低いエネ
ルギーとする。
【００４１】このようにして形成されたディープベース
層３０は、ベース領域３の一部が厚くなったものとな
る。このディープベース層は、ｎ+ 型ソース領域４と重
ならない部分に形成されると共に、ｐ型ベース領域３の
うちディープベース層３０が形成された厚みが厚くなっ
た部分が、ディープベース層３０が形成されていない厚
みの薄い部分よりも不純物濃度が濃く形成される。
層３０は、ベース領域３の一部が厚くなったものとな
る。このディープベース層は、ｎ+ 型ソース領域４と重
ならない部分に形成されると共に、ｐ型ベース領域３の
うちディープベース層３０が形成された厚みが厚くなっ
た部分が、ディープベース層３０が形成されていない厚
みの薄い部分よりも不純物濃度が濃く形成される。
【００４２】〔図４（ａ）に示す工程〕ＬＴＯ膜２３を
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンからなるゲ
ート電極８をＬＰＣＶＤにより堆積する。このときの成
膜温度は６００℃とする。
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
その後、ゲート絶縁膜７の上にポリシリコンからなるゲ
ート電極８をＬＰＣＶＤにより堆積する。このときの成
膜温度は６００℃とする。
【００４３】〔図４（ｂ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１２００℃のアニ
ールを行う。 〔図４（ｃ）に示す工程〕この後、室温での金属スパッ
タリングによりソース電極１０及びドレイン電極１１を
配置したのち、１０００℃のアニールを行うと図１に示
す縦型パワーＭＯＳＦＥＴが完成する。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１２００℃のアニ
ールを行う。 〔図４（ｃ）に示す工程〕この後、室温での金属スパッ
タリングによりソース電極１０及びドレイン電極１１を
配置したのち、１０００℃のアニールを行うと図１に示
す縦型パワーＭＯＳＦＥＴが完成する。
【００４４】このように完成した縦型パワーＭＯＳＦＥ
Ｔの作用（動作）を説明する。本ＭＯＳＦＥＴはノーマ
リオフ型の蓄積モードで動作するものであって、ゲート
電極８に電圧を印加しない場合は、表面チャネル層５に
おいてキャリアは、ｐ型ベース領域３と表面チャネル層
５との間の静電ポテンシャルの差、及び表面チャネル層
５とゲート電極８との間の仕事関数の差により生じた電
位によって全域空乏化される。そして、ゲート電極８に
電圧を印加することにより、表面チャネル層５とゲート
電極８との間の仕事関数の差と外部からの印加電圧の和
により生じる電位差を変化させる。これにより、チャネ
ルの状態を制御することができる。
Ｔの作用（動作）を説明する。本ＭＯＳＦＥＴはノーマ
リオフ型の蓄積モードで動作するものであって、ゲート
電極８に電圧を印加しない場合は、表面チャネル層５に
おいてキャリアは、ｐ型ベース領域３と表面チャネル層
５との間の静電ポテンシャルの差、及び表面チャネル層
５とゲート電極８との間の仕事関数の差により生じた電
位によって全域空乏化される。そして、ゲート電極８に
電圧を印加することにより、表面チャネル層５とゲート
電極８との間の仕事関数の差と外部からの印加電圧の和
により生じる電位差を変化させる。これにより、チャネ
ルの状態を制御することができる。
【００４５】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
【００４６】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
【００４７】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態では、ｐ型ベース領域３
のドーパントとしてＡｌ+ やＩｎ+ 等を用いることを示
しているが、これら以外の不純物をドーパントとして用
いてもよい。但し、上述したように、不純物の質量が軽
いほど空孔位置Ａと不純物の位置Ｂとのずれが大きくな
ることから、特に質量の軽い不純物をドーパントとして
用いる場合に好適であるといえる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （他の実施形態）上記実施形態では、ｐ型ベース領域３
のドーパントとしてＡｌ+ やＩｎ+ 等を用いることを示
しているが、これら以外の不純物をドーパントとして用
いてもよい。但し、上述したように、不純物の質量が軽
いほど空孔位置Ａと不純物の位置Ｂとのずれが大きくな
ることから、特に質量の軽い不純物をドーパントとして
用いる場合に好適であるといえる。
【００４８】また、上記実施形態では、ｎ+ 型ソース領
域４や表面チャネル層５を形成する際に、ｎ+ 型半導体
基板１の法線に対して傾斜させると共に該法線を軸とし
て回転させてイオン注入を行うようにしているが、ｎ+
型半導体基板１のＣ軸に対して傾斜させ、Ｃ軸を軸とし
て回転させてイオン注入を行うようにしてもよい。これ
により、ｎ+ 型半導体基板１がオフ基板であるか否かに
関わらず、不純物の位置と空孔の位置とを一致させて不
純物の活性化率の向上を図ることができる。
域４や表面チャネル層５を形成する際に、ｎ+ 型半導体
基板１の法線に対して傾斜させると共に該法線を軸とし
て回転させてイオン注入を行うようにしているが、ｎ+
型半導体基板１のＣ軸に対して傾斜させ、Ｃ軸を軸とし
て回転させてイオン注入を行うようにしてもよい。これ
により、ｎ+ 型半導体基板１がオフ基板であるか否かに
関わらず、不純物の位置と空孔の位置とを一致させて不
純物の活性化率の向上を図ることができる。
【００４９】また、ディープベース層３０を形成する際
に、イオン注入の角度変化に応じてドーズ量を変化させ
るようにしたが、上記実施形態とは異なったドーズ量に
することも可能である。例えば、ｎ+ 型半導体基板１の
法線方向に対して高い角度（基板面に対して平行に近づ
く角度）の場合にドーズ量が多くなるようにすることに
より、空孔位置Ａや不純物が注入された位置Ｂを浅い領
域にでき、浅い領域に高濃度で高活性化率の不純物層を
形成することが可能となる。
に、イオン注入の角度変化に応じてドーズ量を変化させ
るようにしたが、上記実施形態とは異なったドーズ量に
することも可能である。例えば、ｎ+ 型半導体基板１の
法線方向に対して高い角度（基板面に対して平行に近づ
く角度）の場合にドーズ量が多くなるようにすることに
より、空孔位置Ａや不純物が注入された位置Ｂを浅い領
域にでき、浅い領域に高濃度で高活性化率の不純物層を
形成することが可能となる。
【００５０】また、ｎ+ 型半導体基板１の法線方向に対
して低い角度（基板面に対して垂直に近づく角度）の場
合にドーズ量が多くなるようにすることにより、空孔位
置Ａや不純物が注入された位置Ｂを深い領域にでき、深
い領域に高濃度で高活性化率の不純物層を形成すること
が可能となる。なお、上記実施形態では、ｎ+ 型半導体
基板１を回転させながら斜めイオン注入を行うことによ
り、表面チャネル層５やｎ+ 型ソース領域４を形成し、
ｎ+ 型半導体基板１に対して角度変化させながらイオン
注入を行うことにより、ディープベース層３０を形成す
るようにしているが、これら２つの方法のいずれを適用
して各不純物層を形成してもよい。
して低い角度（基板面に対して垂直に近づく角度）の場
合にドーズ量が多くなるようにすることにより、空孔位
置Ａや不純物が注入された位置Ｂを深い領域にでき、深
い領域に高濃度で高活性化率の不純物層を形成すること
が可能となる。なお、上記実施形態では、ｎ+ 型半導体
基板１を回転させながら斜めイオン注入を行うことによ
り、表面チャネル層５やｎ+ 型ソース領域４を形成し、
ｎ+ 型半導体基板１に対して角度変化させながらイオン
注入を行うことにより、ディープベース層３０を形成す
るようにしているが、これら２つの方法のいずれを適用
して各不純物層を形成してもよい。
【図１】本発明の一実施形態を適用して形成したプレー
ナ型ＭＯＳＦＥＴの断面図である。
ナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】不純物イオンを注入したときにおける空孔位置
Ａと不純物の位置Ｂとの関係を示す図である。
Ａと不純物の位置Ｂとの関係を示す図である。
【図６】従来のイオン注入によって不純物層を形成した
場合における空孔分布と不純物分布との関係を示す図で
ある。
場合における空孔分布と不純物分布との関係を示す図で
ある。
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、６…Ｊ−ＦＥＴ部、７…ゲート絶縁膜、８…ゲート
電極、９…絶縁膜、１０…ソース電極、１１…ドレイン
電極。
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、６…Ｊ−ＦＥＴ部、７…ゲート絶縁膜、８…ゲート
電極、９…絶縁膜、１０…ソース電極、１１…ドレイン
電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５８Ｆ
Claims (13)
- 【請求項１】 炭化珪素半導体層（２）を有する基板
（１）の該炭化珪素半導体層に不純物をイオン注入した
のち、注入された前記不純物を熱処理によって活性化さ
せることで、前記炭化珪素半導体層に不純物層（４、
５、３０）を形成してなる炭化珪素半導体装置の製造方
法において、 前記基板の法線方向に対して傾斜させた状態で第１のイ
オン注入を行い、前記炭化珪素半導体層に前記不純物を
注入させる工程と、 前記法線を中心として、前記第１のイオン注入の傾斜の
反対方向に傾斜させた状態で第２のイオン注入を行い、
前記炭化珪素半導体層に前記不純物を注入させる工程
と、を含むことを特徴とする炭化珪素半導体装置の製造
方法。 - 【請求項２】 前記第１、第２のイオン注入工程は、前
記法線を軸として、前記基板を回転させながら前記不純
物のイオン注入を行う工程であることを特徴とする請求
項１に記載の炭化珪素半導体装置の製造方法。 - 【請求項３】 炭化珪素半導体層（２）を有する基板
（１）の該炭化珪素半導体層に不純物をイオン注入した
のち、注入された前記不純物を熱処理によって活性化さ
せることで、前記炭化珪素半導体層に不純物層（４、
５、３０）を形成してなる炭化珪素半導体装置の製造方
法において、 前記基板のＣ軸に対して傾斜させた状態で第１のイオン
注入を行い、前記炭化珪素半導体層に前記不純物を注入
させる工程と、 前記Ｃ軸を中心として、前記第１のイオン注入の傾斜の
反対方向に傾斜させた状態で第２のイオン注入を行い、
前記炭化珪素半導体層に前記不純物を注入させる工程
と、を含むことを特徴とする炭化珪素半導体装置の製造
方法。 - 【請求項４】 前記第１、第２のイオン注入工程は、前
記Ｃ軸を軸として、前記基板を回転させながら前記不純
物のイオン注入を行う工程であることを特徴とする請求
項１に記載の炭化珪素半導体装置の製造方法。 - 【請求項５】 前記第１、第２のイオン注入の傾斜を８
５°以上にすることを特徴とする請求項１乃至４のいず
れか１つに記載の炭化珪素半導体装置。 - 【請求項６】 前記第１、第２のイオン注入工程は、前
記基板の法線方向に対してイオン注入角度を０°〜±９
０°で変化させながら前記不純物のイオン注入を行う工
程であることを特徴とする請求項１又は３に記載の炭化
珪素半導体装置の製造方法。 - 【請求項７】 前記イオン注入角度の変化を等速度で行
うことを特徴とする請求項６に記載の炭化珪素半導体装
置の製造方法。 - 【請求項８】 前記イオン注入角度が前記基板の面に対
して平行に近くなる高角のときには、前記イオン注入角
度が前記高角よりも小さくなる場合に比してドーズ量を
多くすることを特徴とする請求項７に記載の炭化珪素半
導体装置の製造方法。 - 【請求項９】 前記イオン注入角度が前記基板の面に対
して平行に近くなる高角のときに比べて、前記イオン注
入角度が前記高角よりも小さくなる場合にドーズ量を多
くすることを特徴とする請求項７に記載の炭化珪素半導
体装置の製造方法。 - 【請求項１０】 前記不純物として、イオン注入によっ
て形成される空孔の分布が最大値となる位置と、注入さ
れた不純物の分布が最大値となる位置とのずれ量が大き
いイオン種を用いることを特徴とする請求項１乃至９の
いずれか１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項１１】 前記不純物として、Ａｌ、Ｂ、Ｇａ、
Ｉｎ、Ｐ、Ｎのうちのいずれかを用いることを特徴とす
る請求項１乃至１０のいずれか１つに記載の炭化珪素半
導体装置。 - 【請求項１２】 炭化珪素よりなる第１導電型の半導体
基板（１）の主表面上に、この半導体基板よりも高抵抗
な炭化珪素よりなる第１導電型の半導体層（２）を形成
する工程と、 前記半導体層の表層部の所定領域に第２導電型のベース
領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記ベース領域
の深さよりも浅い第１導電型のソース領域（４）を形成
する工程と、 前記ソース領域と前記半導体層とに挟まれた前記ベース
領域の上に、チャネル領域を構成する第１導電型の表面
チャネル層（５）を形成する工程と、前記表面チャネル
層上にゲート絶縁膜（７）を介してゲート電極（８）を
形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板のドレイン領域にドレイン電極（１１）
を形成する工程とを備え、 前記ソース領域形成工程は、 前記半導体基板の法線方向に対して傾斜させた状態で第
１のイオン注入を行い、前記ベース領域に第１導電型不
純物を注入させる工程と、 前記法線を中心として、前記第１のイオン注入の傾斜の
反対方向に傾斜させた状態で第２のイオン注入を行い、
前記ベース領域に第１導電型不純物を注入させる工程
と、を含むことを特徴とする炭化珪素半導体装置の製造
方法。 - 【請求項１３】 炭化珪素よりなる第１導電型の半導体
基板（１）の主表面上に、この半導体基板よりも高抵抗
な炭化珪素よりなる第１導電型の半導体層（２）を形成
する工程と、 前記半導体層の表層部の所定領域に第２導電型のベース
領域（３）を形成する工程と、 前記ベース領域の表層部の所定領域に、前記ベース領域
の深さよりも浅い第１導電型のソース領域（４）を形成
する工程と、 前記ソース領域と前記半導体層とに挟まれた前記ベース
領域の上に、チャネル領域を構成する第１導電型の表面
チャネル層（５）を形成する工程と、前記表面チャネル
層上にゲート絶縁膜（７）を介してゲート電極（８）を
形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板のドレイン領域にドレイン電極（１１）
を形成する工程とを備え、 前記表面チャネル層形成工程は、 前記半導体基板の法線方向に対して傾斜させた状態で第
１のイオン注入を行い、前記ベース領域の表層部及び前
記半導体層の表層部に第１導電型不純物を注入させる工
程と、 前記法線を中心として、前記第１のイオン注入の傾斜の
反対方向に傾斜させた状態で第２のイオン注入を行い、
前記ベース領域の表層部及び前記半導体層の表層部に第
１導電型不純物を注入させる工程と、を含むことを特徴
とする炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34009398A JP4320810B2 (ja) | 1998-11-30 | 1998-11-30 | 炭化珪素半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34009398A JP4320810B2 (ja) | 1998-11-30 | 1998-11-30 | 炭化珪素半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000164525A true JP2000164525A (ja) | 2000-06-16 |
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|---|---|---|---|
| JP34009398A Expired - Fee Related JP4320810B2 (ja) | 1998-11-30 | 1998-11-30 | 炭化珪素半導体装置の製造方法 |
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|---|---|
| JP (1) | JP4320810B2 (ja) |
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| US7195996B2 (en) | 2005-08-09 | 2007-03-27 | New Japan Radio Co., Ltd. | Method of manufacturing silicon carbide semiconductor device |
| DE102011003843A1 (de) | 2010-02-09 | 2011-08-11 | Mitsubishi Electric Corp. | SiC-Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| US10497570B2 (en) | 2015-06-16 | 2019-12-03 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device having buffer layer |
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| JPS61208738A (ja) * | 1985-03-11 | 1986-09-17 | Sharp Corp | イオン注入装置 |
| JPS62281247A (ja) * | 1986-05-28 | 1987-12-07 | Tokyo Electron Ltd | イオン注入装置 |
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| JPH09511103A (ja) * | 1995-01-18 | 1997-11-04 | エービービー リサーチ リミテッド | シリコンカーバイドにおける半導体デバイス |
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1998
- 1998-11-30 JP JP34009398A patent/JP4320810B2/ja not_active Expired - Fee Related
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| SEIJI YAGUCHI: "Nitrogen Ion Implantation into 6H-SiC and Application to High-Temperature, Radiation-Hard Diodes", JAPANESE JOURNAL OF APPLIED PHYSICS PART1, vol. 34巻，6A号, JPN6008018602, 15 June 1995 (1995-06-15), JP, pages 3036 - 3042, ISSN: 0001030660 * |
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| DE102011003843A1 (de) | 2010-02-09 | 2011-08-11 | Mitsubishi Electric Corp. | SiC-Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| JP2011165835A (ja) * | 2010-02-09 | 2011-08-25 | Mitsubishi Electric Corp | ＳｉＣ半導体装置とその製造方法 |
| US8461632B2 (en) | 2010-02-09 | 2013-06-11 | Mitsubishi Electric Corporation | SiC semiconductor device and method of manufacturing the same |
| US8987105B2 (en) | 2010-02-09 | 2015-03-24 | Mitsubishi Electric Corporation | SiC semiconductor device and method of manufacturing the same |
| DE102011123124B3 (de) | 2010-02-09 | 2022-05-19 | Arigna Technology Ltd. | SiC-Halbleitervorrichtung |
| US10497570B2 (en) | 2015-06-16 | 2019-12-03 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device having buffer layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4320810B2 (ja) | 2009-08-26 |
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