JP2011165835A - SiC半導体装置とその製造方法 - Google Patents

SiC半導体装置とその製造方法 Download PDF

Info

Publication number
JP2011165835A
JP2011165835A JP2010026062A JP2010026062A JP2011165835A JP 2011165835 A JP2011165835 A JP 2011165835A JP 2010026062 A JP2010026062 A JP 2010026062A JP 2010026062 A JP2010026062 A JP 2010026062A JP 2011165835 A JP2011165835 A JP 2011165835A
Authority
JP
Japan
Prior art keywords
region
sic semiconductor
mask
mark
implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010026062A
Other languages
English (en)
Other versions
JP5601848B2 (ja
Inventor
Noriaki Tsuchiya
範晃 土屋
Yoichiro Tarui
陽一郎 樽井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=44316815&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2011165835(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2010026062A priority Critical patent/JP5601848B2/ja
Priority to US12/911,304 priority patent/US8461632B2/en
Priority to CN201010559277.XA priority patent/CN102148249B/zh
Priority to KR1020110007112A priority patent/KR101244833B1/ko
Priority to DE102011003843.4A priority patent/DE102011003843B4/de
Priority to DE102011123124.6A priority patent/DE102011123124B3/de
Publication of JP2011165835A publication Critical patent/JP2011165835A/ja
Priority to US13/864,609 priority patent/US8987105B2/en
Publication of JP5601848B2 publication Critical patent/JP5601848B2/ja
Application granted granted Critical
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/041Making n- or p-doped regions
    • H01L21/0415Making n- or p-doped regions using ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】チャネル長のばらつきを抑制する半導体装置の構造及びその製造方法の提供を目的とする。
【解決手段】本発明の半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層1,2の不純物注入領域3になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、不純物注入領域3になるべき領域とマーク領域になるべき領域の凹部に、SiC半導体層1,2の表面に対して少なくとも斜め方向からイオン注入を行う工程と、(c)不純物注入領域3になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域3を包含する領域にウェル注入を行う工程と、を備える。
【選択図】図19

Description

この発明は、マーク領域とソース領域を有する構造の半導体装置、特に炭化珪素を用いたSiC半導体装置とその製造方法に関する。
炭化珪素は珪素に比べて絶縁破壊電界が約10倍、バンドギャップは約3倍である。このため炭化珪素を用いたパワーデバイスは、現在使われている珪素を用いたパワーデバイスに比べて低抵抗で高温動作可能であるという特徴を持つ。特に炭化珪素を用いたMOSFETやIGBTは、珪素を用いたMOSFETやIGBTと同じ耐圧で比べた場合に通常時およびスイッチング時の損失が小さく非常に期待されており、様々な製造方法が提案されている(例えば特許文献1参照)。
その炭化珪素を使用したMOSFETにおいて、通電時の損失に関与するオン抵抗のうちの半分はチャネル抵抗が占めている。チャネル抵抗は図1に示すようなPウェル領域とソース領域の位置関係で決まるチャネル長Lchで決まり、Pウェル領域やソース領域を形成する工程でマスクずれが生じることによってLchがばらつくと、チップ面内での局所的な電流集中によりチップが破壊する恐れがある。したがって、チャネル長Lchをいかに精度良く制御出来るかが重要な課題である。
炭化珪素を使用したMOSFETの従来の製造プロセスでは、ウェハプロセスの初めに写真製版でのマスク合わせの基準となるマーク領域を形成する。その後、マーク領域を基準としてマスク合わせを行い、pウェル領域を形成する。さらに、マーク領域を基準としてマスク合わせを行ってn型のソース領域を形成し、さらにはウェルコンタクト領域をソース領域の中央に形成する。その後も同様に、マーク領域を基準としてマスク合わせを行って、電極構造を形成する。
特開2000−164525号公報
従来の炭化珪素を使用したMOSFETの製造プロセスでは、最初にマーク領域をエッチングにより形成し、マーク領域を基準としてpウェル領域やソース領域のマスク合わせを行っていた。そのため、各工程でマスク合わせのずれが繰り返されることにより、チャネル長Lchのばらつきが大きくなるという問題点があった。
そこで、本発明は上述の問題点に鑑み、チャネル長のばらつきを抑制するSiC半導体装置の構造及びその製造方法の提供を目的とする。
本発明のSiC半導体装置は、SiC半導体層と、SiC半導体層の表面に選択的に形成されたウェル領域と、ウェル領域の表面に選択的に形成された不純物注入領域と、を備える半導体装置であって、不純物注入領域は、その表面の端部近傍領域を除く領域に凹部が形成され、端部近傍領域が半導体層の上面方向に曲がった鉤形形状となる。
本発明の第1のSiC半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域とマーク領域になるべき領域の凹部に、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程とを備える。
本発明の第2のSiC半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域に、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域と前記マーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程と、を備える。
本発明の第3のSiC半導体装置の製造方法は、(a)SiC半導体層に対して選択比が小さい同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域とマーク領域になるべき領域の凹部にイオン注入を行う工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程と、を備える。
本発明の第4のSiC半導体装置の製造方法は、(a)開口部がテーパー形状である同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域にイオン注入を行う工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域とマーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程と、を備える。
本発明のSiC半導体装置は、SiC半導体層と、SiC半導体層の表面に選択的に形成されたウェル領域と、ウェル領域の表面に選択的に形成された不純物注入領域と、を備える半導体装置であって、不純物注入領域は、その表面の端部近傍領域を除く領域に凹部が形成され、端部近傍領域が半導体層の上面方向に曲がった鉤形形状となる。これにより、ウェル領域の表面に反転層が均一に形成される。
本発明の第1のSiC半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域とマーク領域になるべき領域の凹部に、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程とを備える。同一のマスクで不純物注入領域とマーク領域をエッチングすることにより、不純物注入領域をマーク領域に対して位置ずれなく形成することができ、チャネル長のばらつきを抑制することが出来る。また、斜め方向からイオン注入を行うことによって凹部の側面にまでソース領域を形成することができ、ウェル領域の表面に反転層を均一に形成することが出来る。
本発明の第2のSiC半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域に、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域と前記マーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程と、を備える。同一のマスクで不純物注入領域とマーク領域をエッチングすることにより、不純物注入領域をマーク領域に対して位置ずれなく形成することができ、チャネル長のばらつきを抑制することが出来る。また、斜め方向からイオン注入を行うことによって凹部の側面にまで不純物注入領域を形成することができ、ウェル領域の表面に反転層を均一に形成することが出来る。さらに、不純物注入領域の形成においてイオン注入してからエッチングを行うため、不純物注入領域はエッチングの影響を受けず、ばらつきなく形成することが出来る。
本発明の第3のSiC半導体装置の製造方法は、(a)SiC半導体層に対して選択比が小さい同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域とマーク領域になるべき領域の凹部にイオン注入を行う工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程と、を備える。SiC半導体層に対し選択比の小さいマスクを用いてエッチングすることによりマスクの開口がテーパー形状となるため、開口部の境界付近ではマスクの厚みが薄くなり、この領域の直下のSiC半導体層にもマスクを通過してイオンが注入される。よって、凹部の側面付近に安定して不純物注入領域を形成することができ、ウェル領域の表面に反転層を均一に形成することが出来る。また、不純物注入領域の端部がテーパー状に形成され、極端な角の形状部分がなくなることから、電界集中による破壊を防ぐことが出来る。
本発明の第4のSiC半導体装置の製造方法は、(a)開口部がテーパー形状である同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域にイオン注入を行う工程と、(b)工程(a)と同一のマスクにより、不純物注入領域になるべき領域とマーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、(c)不純物注入領域になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程と、を備える。マスクの開口がテーパー形状であるため、開口部の境界付近ではマスクの厚みが薄くなり、この領域の直下のSiC半導体層にもマスクを通過してイオンが注入される。よって、凹部の側面付近に安定して不純物注入領域を形成することができ、ウェル領域の表面に反転層を均一に形成することが出来る。また、不純物注入領域の端部がテーパー状に形成され、極端な角の形状部分がなくなることから、電界集中による破壊を防ぐことが出来る。さらに、不純物注入領域の形成においてイオン注入してからエッチングを行うため、不純物注入領域はエッチングの影響を受けず、ばらつきなく形成することが出来る。
SiC半導体装置の構造を示す断面図である。 前提技術に係るSiC半導体装置の製造工程を示す断面図である。 前提技術に係るSiC半導体装置の製造工程を示す断面図である。 前提技術に係るSiC半導体装置の製造工程を示す断面図である。 前提技術に係るSiC半導体装置の製造工程を示す断面図である。 前提技術に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。 本発明に係るSiC半導体装置の製造工程を示す断面図である。
<前提技術>
本発明の前提技術として、図1に示したMOSFETの製造工程を図2〜図6に沿って説明する。
n+SiC基板1上にn−SiCエピ(エピタキシャル)層2が形成されたウェハに対し、まずマスク20を用いてマーク領域をエッチングする(図2)。その後、マーク領域を基準としてマスク21を形成し、Alを注入してpウェル領域4を形成する(図3)。さらに、マーク領域を基準としてマスク22を形成し、Nを注入してn型のソース領域3を形成する(図4)。また、同様にマーク領域を基準としてマスク23を形成し、Alを注入してウェルコンタクト領域5をソース領域3の中央に形成する(図5)。その後も同様に、マーク領域を基準としてマスク合わせを行って、電極構造を形成する(図6)。なお、電極構造において6はNi膜、7はゲート酸化膜、8はポリSi,9は層間絶縁膜、10はAl膜、11はドレイン電極である。
このように、ソース領域3やpウェル領域4を形成する際にマーク領域のエッチング部分を基準にしてマスク合わせを行うと、各工程でのマスク合わせのずれが繰り返されてチャネル長Lch(図1参照)のばらつきが大きくなってしまう。
そこで、本発明のSiC半導体装置であるMOSFETの製造工程では、マーク領域とソース領域3を同一のマスクでエッチングし、その後のマスク合わせはマーク領域あるいはソース領域のエッチング部分を基準とする(すなわちマーク領域とソース領域3のマスク合わせのずれはゼロであるため、どちらも基準となり得る)ことによって、チャネル長Lchのばらつきを抑えることとした。
(実施の形態1)
マーク領域とソース領域3を同一のマスクで同時にエッチング及びイオン注入して形成すれば、ソース領域3のエッチング部分は、基準となるマーク領域からずれることなく形成される。マーク領域あるいはソース領域3のエッチング部分を用いてその後のソース工程のマスク合わせを行えば、ソース領域3がマーク領域に対して位置ずれなく形成されている分、チャネル長Lchのばらつきを抑制することが可能である。
図7〜図11に沿って、マーク領域とソース領域3を同時にエッチング及びイオン注入するMOSFETの製造工程の一例を説明する。まず、n+SiC基板1とその上に形成されたn−SiCエピ層2からなるSiC半導体層に対し、同一のマスク30を用いてソース領域3とマーク領域のエッチングを行い、凹部(深さ0.2μm)を形成する(図7)。マスク30及び後述のマスク31,32はレジストマスクあるいは酸化膜や窒化膜のハードマスクからなる。
次に、先程と同じマスク30を用いて、N(窒素)又はP(燐)を注入量3×1019cm-3で垂直にイオン注入し、n型のソース領域3(深さ0.4μm)を形成する(図8)。
その後、マーク領域又はソース領域3の凹部を基準としてマスク合わせしたpウェル注入マスク31を用いてAl(アルミ)又はB(ボロン)をイオン注入し、pウェル領域4(深さ1.0μm)を形成する(図9)。このとき、ソース領域3では凹部が形成されているため、ソース領域3直下には凹部の段差分だけpウェル領域4が形成される。このようにpウェル領域4がヘソ出し構造になることにより、破壊耐量の向上が図れる。
続いて、マーク領域又はソース領域3の凹部を基準としてマスク合わせしたウェルコンタクト注入マスク32を用いて、pウェル注入量又はソース注入量よりも高濃度にAl又はBをイオン注入し、ウェルコンタクト領域5をソース領域3の中央に形成する(図10)。ここで、初めて本来のソース領域3が形成されることになる。
以降、詳細は省略するが、高温活性化アニールを行い、さらにゲート酸化膜7、ポリSiのゲート電極8、層間絶縁膜9、ソース電極6,10、ドレイン電極11などを順次形成して、図11に示すMOSFETが完成する。なお、ここでドレイン電極11は例えばNi、あるいは多層の金属から形成されていても良い。
このように、マーク領域及びソース領域3が形成する領域を同時にエッチングすることによって、これらを別々に形成する場合に比べて工程を省略でき、製造工程の簡略化が図れる結果、工期短縮やコスト低減が図れる。さらに、同時にマーク領域とソース領域3を形成することにより、ソース領域3のマーク基準に対するマスクずれが無視でき、ソース領域3のウェル領域4に対する位置精度が大幅に向上する。その結果、チャネル長Lchのばらつきを最小限に抑えることができ、オン抵抗ばらつきによる電流集中破壊の防止など、チップの品質向上が図れる。
図7〜図11に示した製造工程では、まずマーク領域とソース領域3のエッチングを行ってから(図7)イオン注入を行った(図8)が、エッチングによるレジストパターンの形状変化によりその後のイオン注入工程でソース領域3がばらつく可能性がある。この問題を防ぐためには、図12〜図16に示すようにイオン注入を行ってからエッチングすることが望ましい。
まず、n+SiC基板1とその上に形成されたn−SiCエピ層2からなる半導体層において、ソース領域3とマーク領域を形成する領域に対し同一のマスク30を用いてN又はPを垂直にイオン注入する(図12)。さらに、先程と同一のマスク30によりエッチングを行い、凹部を形成する(図13)。
その後は、図7〜図11で説明した工程と同様に、マーク領域又はソース領域3の凹部を基準としてpウェル領域4の形成(図14)、ウェルコンタクト領域5の形成(図15)を行う。また高温活性化アニールを行い、さらにゲート酸化膜7、ポリSiのゲート電極8、層間絶縁膜9、ソース電極6、ドレイン電極11などを順次形成して、図16に示すMOSFETが完成する。
この製造工程によれば、イオン注入後にソース領域3のエッチングを行うことにより、ソース領域3がエッチングによるレジストパターンの形状変化でばらつくことを防ぐことが出来る。但し、イオン注入工程ではエッチング深さを考慮し、予め深く注入する必要がある。
<斜め注入>
ただし、図7〜図11や図12〜図16に示す方法でSiCを材料としたMOSFETを形成した場合、以下のような問題が生じる。すなわち、SiCではSiと異なり注入元素が横方向に殆ど拡散しないため、図8や図12のイオン注入工程においてソース領域3はマスクの開口30から横方向に広がらず直下に形成される。一方、ソース領域3はマーク領域と同時に形成するため、その上面はウェハ表面からエッチングされて凹部を形成する。そのため、図11や図16に示すようにその後の工程でゲート酸化膜がウェハの表面だけでなく、この凹部の側面(すなわちウェハの断面方向)にも形成されることになる。
SiCの結晶構造は六方晶であり、ウェハの表面((0001)面)方向と断面方向では酸化速度が異なる。例えば、ウェハの断面方向を(11−20)面とすれば、断面方向のゲート酸化膜7は表面方向に比べて数倍厚く(図11,16では2倍弱に示しているが実際はもっと厚い)形成される。チャネルは鉤状のゲート酸化膜7に沿って形成されるが、このようなゲート酸化膜厚の違いにより、チャネル抵抗が不安定になるという問題がある。
さらに、断面方向のゲート酸化膜7は凹部エッチング工程の精度に左右され、その精度によって膜厚がばらついてしまう。ゲート酸化膜7が厚くなると反転層は形成されにくく、その結果、ウェハ表面(ウェル領域4表面)と凹部の側面(ウェハの断面方向)とで反転層形成具合に差やばらつきが生じてしまう。
これらの問題を解決するには、凹部側面のSiCエピ層2にもソース領域3を形成することにより、反転層をウェハ表面にのみ安定的に形成する必要がある。そのような製造工程の一例を図17〜図22に示す。図17〜図22は、図7〜図11に示した製造工程において、イオン注入工程で斜め注入を行う場合の製造工程を示している。
まず、図7〜図11の工程と同様、n+SiC基板1とその上に形成されたn−SiCエピ層2からなる半導体層に対し、マーク部開口とソース部開口が形成された同一のマスク30を用いてエッチングを行い、マーク領域とソース領域3の凹部(深さ0.2μm)を形成する(図17)。ここでは、本来のソース領域3とその間に形成されるウェルコンタクト領域5を合わせた領域が凹部状に形成される。マスク30及び後述のマスク31,32はレジストマスクあるいは酸化膜や窒化膜のハードマスクからなる。
次に、先程と同じマスク30を用いて、N又はPを注入量3×1019cm-3で垂直にイオン注入し、n型のソース領域3(深さ0.4μm)を形成する(図18)。さらに、ウェハに垂直な方向に対して5〜30°程度の傾斜をつけて、斜めにあるいはウェハを回転させながら同様のイオン注入を行う(図19)。これにより、凹部の側面付近のn−SiCエピ層2にもソース領域3を形成することが出来る。なお、図18の工程は省略して、初めから斜めあるいはウェハを回転させながらイオン注入を行っても良い。
さらに、マーク領域又はソース領域3の凹部を基準としてマスク合わせを行ったpウェル注入マスク31を用いて、Al又はBをイオン注入し、pウェル領域4(深さ1.0μm)を形成する(図20)。この後の工程は図10の工程と同様に、マーク領域又はソース領域3の凹部を基準としてマスク合わせしたウェルコンタクト注入マスク32を用いて、ウェルコンタクト領域5を形成する(図21)。さらに高温活性化アニールを行い、ゲート酸化膜7、ポリSiのゲート電極8、層間絶縁膜9、ソース電極6、ドレイン電極11などを順次形成して、図22に示すMOSFETが完成する。ソース領域3は、その表面の端部近傍領域を除く領域に凹部が形成され、前記端部近傍領域がSiC半導体層の上面方向に曲がった鉤形形状であるため、ウェハ表面に安定して反転層を形成することが出来る。
このように、本実施の形態の半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層のソース領域3(不純物注入領域)になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、ソース領域3になるべき領域とマーク領域になるべき領域の凹部に、SiC半導体層の表面に対して少なくとも斜め方向からイオン注入を行う工程と、(c)少なくとも不純物注入領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、不純物注入領域を包含する領域にウェル注入を行う工程と、を備える。同一のマスクでソース領域3とマーク領域をエッチングすることにより、ソース領域3をマーク領域に対して位置ずれなく形成することができ、チャネル長のばらつきを抑制することが出来る。また、斜め方向からイオン注入を行うことにより、凹部の側面付近にまでソース領域3を形成し凹部の側面に酸化膜が形成しないため、ウェハの表面に反転層を均一に形成することが出来る。
こうして形成された本実施の形態の半導体装置は、n+SiC基板1及びn−SiCエピ層2(SiC半導体層)と、SiC半導体層の表面に選択的に形成されたウェル領域4と、ウェル領域4の表面に選択的に形成されたソース領域3(不純物注入領域)とを備え、ソース領域3は、その表面の端部近傍領域を除く領域に凹部が形成され、端部近傍領域が半導体層の上面方向に曲がった鉤形形状となる。これにより、ウェハの表面に反転層が均一に形成される。
また、図12〜図16に示した製造工程においても、イオン注入工程で斜め注入を行う事で同様の効果を得る事が出来る。図23〜図28は、図12〜図16に示した製造工程において、イオン注入工程で斜め注入を行う場合の製造工程を示している。
まず、図12〜図16の工程と同様、n+SiC基板1とその上に形成されたn−SiCエピ層2からなる半導体層において、ソース領域とマーク領域を形成する領域に対し同一のマスク30を用いてN又はPを垂直にイオン注入する(図23)。さらに、ウェハに垂直な方向に対して5〜30°程度の傾斜をつけて、斜めにあるいはウェハを回転させながら同様のイオン注入を行う(図24)。
さらに、先程と同一のマスク30によりエッチングを行い、凹部を形成する(図25)。その後は、図14,15で説明した工程と同様に、マーク領域又はソース領域3の凹部を基準としてpウェル領域4の形成(図26)、ウェルコンタクト領域5の形成(図27)を行う。また高温活性化アニールを行い、さらにゲート酸化膜7、ポリSiのゲート電極8、層間絶縁膜9、ソース電極6、ドレイン電極11などを順次形成して、図28に示すMOSFETが完成する。
すなわち、本実施の形態の半導体装置の製造工程は、(a)同一のマスクにより、SiC半導体層のソース領域3(不純物注入領域)になるべき領域とマーク領域になるべき領域に、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程と、(b)工程(a)と同一のマスクにより、ソース領域3になるべき領域とマーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、(c)ソース領域3になるべき領域又はマーク領域に成るべき領域の凹部を基準に別のマスクの位置決めを行い、ソース領域3を包含する領域にウェル注入を行う工程とを備える。同一のマスクでソース領域3とマーク領域をエッチングすることにより、ソース領域3をマーク領域に対して位置ずれなく形成することができ、チャネル長のばらつきを抑制することが出来る。また、斜め方向からイオン注入を行うことにより、マスクの開口部を超えてソース領域3が形成され、エッチング工程で凹部を形成した際に、凹部の側面付近にまでソース領域3が形成される。その結果、ウェハの表面に反転層を均一に形成することが出来る。さらに、ソース領域3においてイオン注入してからエッチングを行うため、ソース領域3はエッチングの影響を受けず、ばらつきなく形成される。
<テーパー形状>
図17のエッチング工程において、SiC半導体層(エピ層2)に対して選択比の小さいマスクを用いる場合のMOSFETの製造工程を図29〜図34に示す。図29に示すように、SiC半導体層に対して選択比の小さいマスク70を用いてマーク領域とソース領域3をエッチングすると、マスク70の開口部はテーパー形状になる。エッチングレート比は、(マスク/SiC半導体層)≧1とする。
その後、同じマスク70を用いてウェハに垂直な方向に(図30)イオン注入を行う。前工程でマスク70がテーパー形状になっているため、マスク70と開口部の境界付近ではマスクの厚みが薄く、この領域の直下のエピ層2にもマスクを通過してイオンが注入される。その結果、斜め注入を行わなくとも凹部の側面付近に安定してソース領域3が形成され、ソース領域3の端部はテーパー形状となる。これにより、ウェハ表面に安定して反転層が形成される。
但し、斜め注入を行うことにより、さらに凹部の側面付近にソース領域3を形成しても良い。この場合は、ウェハに垂直な方向に対して5〜30°程度の傾斜をつけて、斜めにあるいはウェハを回転させながらイオン注入を行う(図31)。
この後の工程は図7〜図11で示したものと同様であり、pウェル領域4とウェルコンタクト領域5を形成する(図32,33)。さらに高温活性化アニールを行い、ゲート酸化膜7、ポリSiのゲート電極8、層間絶縁膜9、ソース電極6、ドレイン電極11などを順次形成して、図34に示すMOSFETが完成する。
次に、図23〜図28に示したソース注入後にエッチングを行うMOSFETの製造工程において、図23のイオン注入工程に用いるマスクをテーパー形状とした場合の製造工程を図35〜図40に示す。図35では、ポストベークによって開口部をテーパー形状としたマスク70を用いてイオン注入を行う工程を示している。Nイオンをウェハに垂直な方向に注入すると、マスク70の開口部周辺の薄くなった部分の直下にもマスクを通り抜けてイオン注入がなされる。よって、斜め注入を行わなくともソース領域3の端部はマスク70の開口領域を超えて形成され、その端部はテーパー形状となる。
但し、斜め注入を行うことにより、さらにマスク70の開口部を超えてソース領域3を形成しても良い。この場合は、ウェハに垂直な方向に対して5〜30°程度の傾斜をつけて、斜めにあるいはウェハを回転させながらもイオン注入を行う(図36)。
また、先程と同一のマスク70によりソース領域3のエッチングを行う(図37)。こうしてソース領域3には凹部が形成されるが、ソース領域3はマスク70の開口領域を超えて形成されているため、ソース領域3は凹部の側面付近にも形成されている。
この後の工程は図26〜図28で示したものと同様であり、pウェル領域4とウェルコンタクト領域5を形成する(図38,39)。さらに高温活性化アニールを行い、ゲート酸化膜7、ポリSiのゲート電極8、層間絶縁膜9、ソース電極6、ドレイン電極11などを順次形成して、図40に示すMOSFETが完成する。ソース領域3は、その表面の端部を除く領域に凹部が形成され、前記端部近傍領域がSiC半導体層の上面方向に曲がった鉤形形状であるため、ウェハ表面に安定して反転層を形成することが出来る。
以上、MOSFETについて説明したが、IGBTは基板の裏面側(MOSFETの場合のドレイン側)の構造が異なるだけであり、表面側についてはMOSFETと同様の構造を持つため、IGBTについても上述の製造方法は適用可能であり、チャネル長の制御性を向上させる効果がある。
<効果>
本実施の形態の半導体装置によれば、以下の効果を奏する。すなわち、本実施の形態の半導体装置は、n+SiC基板1及びn−SiCエピ層2(SiC半導体層)と、SiC半導体層の表面に選択的に形成されたpウェル領域4(ウェル領域)と、pウェル領域4の表面に選択的に形成されたソース領域3(不純物注入領域)と、を備える半導体装置であって、不純物注入領域は、その表面の端部近傍領域を除く領域に凹部が形成され、端部近傍領域が半導体層の上面方向に曲がった鉤形形状となる。これにより、ウェハの表面に反転層が均一に形成される。
また、不純物注入領域の端部はテーパー形状である。このような構成によっても、ウェハの表面に反転層が均一に形成される。
また、本実施の形態の第1の半導体装置の製造方法によれば、以下の効果を奏する。すなわち、本実施の形態の第1の半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層のソース領域3(不純物注入領域)になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、ソース領域3になるべき領域とマーク領域になるべき領域の凹部に、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程と、(c)ソース領域3になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、ソース領域3を包含する領域にウェル注入を行う工程とを備える。同一のマスクでソース領域3とマーク領域をエッチングすることにより、ソース領域3をマーク領域に対して位置ずれなく形成することができ、チャネル長のばらつきを抑制することが出来る。また、斜め方向からイオン注入を行うことによって凹部の側面にまでソース領域3を形成することができ、ウェハの表面に反転層を均一に形成することが出来る。
また、本実施の形態の第2の半導体装置の製造方法は、(a)同一のマスクにより、SiC半導体層のソース領域3(不純物注入領域)になるべき領域とマーク領域になるべき領域に、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程と、(b)工程(a)と同一のマスクにより、ソース領域3になるべき領域と前記マーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、(c)ソース領域3になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、ソース領域3を包含する領域にウェル注入を行う工程と、を備える。同一のマスクでソース領域3とマーク領域をエッチングすることにより、ソース領域3をマーク領域に対して位置ずれなく形成することができ、チャネル長のばらつきを抑制することが出来る。また、斜め方向からイオン注入を行うことによって凹部の側面にまでソース領域3を形成することができ、ウェハの表面に反転層を均一に形成することが出来る。さらに、ソース領域3の形成においてイオン注入してからエッチングを行うため、ソース領域3はエッチングの影響を受けず、ばらつきなく形成することが出来る。
また、本実施の形態の第3の半導体装置の製造方法は、(a)SiC半導体層に対して選択比が小さい同一のマスクにより、SiC半導体層の不純物注入領域(ソース領域3)になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、(b)工程(a)と同一のマスクにより、ソース領域3になるべき領域とマーク領域になるべき領域の凹部にイオン注入を行う工程と、(c)ソース領域3になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、ソース領域3を包含する領域にウェル注入を行う工程と、を備える。SiC半導体層に対し選択比の小さいマスクを用いてエッチングすることによりマスク70の開口がテーパー形状となるため、開口部の境界付近ではマスク70の厚みが薄くなり、この領域の直下のSiC半導体層にもマスクを通過してイオンが注入される。よって、凹部の側面付近に安定してソース領域3を形成することができ、ウェハの表面に反転層を均一に形成することが出来る。また、ソース領域3の端部がテーパー状に形成され、極端な角の形状部分がなくなることから、電界集中による破壊を防ぐことが出来る。
さらに、前記工程(b)では、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行うものとする。これにより、凹部の側面付近に安定してソース領域3を形成することができ、ウェハの表面に反転層を均一に形成することが出来る。
また、本実施の形態の第4の半導体装置の製造方法は、(a)開口部がテーパー形状である同一のマスクにより、SiC半導体層の不純物注入領域(ソース領域3)になるべき領域とマーク領域になるべき領域にイオン注入を行う工程と、(b)工程(a)と同一のマスクにより、ソース領域3になるべき領域とマーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、(c)ソース領域3になるべき領域又はマーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、ソース領域3を包含する領域にウェル注入を行う工程と、を備える。マスク70の開口がテーパー形状であるため、開口部の境界付近ではマスク70の厚みが薄くなり、この領域の直下のSiC半導体層にもマスクを通過してイオンが注入される。よって、凹部の側面付近に安定してソース領域3を形成することができ、ウェハの表面に反転層を均一に形成することが出来る。また、ソース領域3の端部がテーパー状に形成され、極端な角の形状部分がなくなることから、電界集中による破壊を防ぐことが出来る。さらに、ソース領域3の形成においてイオン注入してからエッチングを行うため、ソース領域3はエッチングの影響を受けず、ばらつきなく形成することが出来る。
さらに、前記工程(a)では、SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行うものとする。これにより、凹部の側面付近に安定してソース領域3を形成することができ、ウェハの表面に反転層を均一に形成することが出来る。
1 SiC基板、2 SiCエピ層、3 ソース領域、4 p型ウェル領域 5 ウェルコンタクト領域、6 Ni層、7 ゲート酸化膜、8 ポリSi層、9 層間絶縁膜、10 Al膜、11 ドレイン電極。

Claims (8)

  1. SiC半導体層と、
    前記SiC半導体層の表面に選択的に形成されたウェル領域と、
    前記ウェル領域の表面に選択的に形成された不純物注入領域と、を備える半導体装置であって、
    前記不純物注入領域は、その表面の端部近傍領域を除く領域に凹部が形成され、前記端部近傍領域が前記半導体層の上面方向に曲がった鉤形形状であることを特徴とする、SiC半導体装置。
  2. 前記不純物注入領域の端面がテーパー形状である、請求項1に記載のSiC半導体装置。
  3. (a)同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、
    (b)前記同一のマスクにより、前記不純物注入領域になるべき領域と前記マーク領域になるべき領域の凹部に、前記SiC半導体層の表面に対して少なくとも斜め方向からイオン注入を行う工程と、
    (c)前記不純物注入領域になるべき領域又は前記マーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、前記不純物注入領域を包含する領域にウェル注入を行う工程と、を備えるSiC半導体装置の製造方法。
  4. (a)同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域に、前記SiC半導体層の表面に対して少なくとも斜め方向からイオン注入を行う工程と、
    (b)前記同一のマスクにより、前記不純物注入領域になるべき領域と前記マーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、
    (c)前記不純物注入領域になるべき領域又は前記マーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、前記不純物注入領域を包含する領域にウェル注入を行う工程と、を備えるSiC半導体装置の製造方法。
  5. (a)SiC半導体層に対して選択比が小さい同一のマスクにより、前記SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域をエッチングして凹部を形成する工程と、
    (b)前記同一のマスクにより、前記不純物注入領域になるべき領域と前記マーク領域になるべき領域の凹部にイオン注入を行う工程と、
    (c)前記不純物注入領域になるべき領域又は前記マーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、前記不純物注入領域を包含する領域にウェル注入を行う工程と、を備えるSiC半導体装置の製造方法。
  6. 前記工程(b)は、前記SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程である、請求項5に記載のSiC半導体装置の製造方法。
  7. (a)開口部がテーパー形状である同一のマスクにより、SiC半導体層の不純物注入領域になるべき領域とマーク領域になるべき領域にイオン注入を行う工程と、
    (b)前記同一のマスクにより、前記不純物注入領域になるべき領域と前記マーク領域になるべき領域のイオン注入領域をエッチングにより一部除去し、凹部を形成する工程と、
    (c)前記不純物注入領域になるべき領域又は前記マーク領域になるべき領域の凹部を基準に別のマスクの位置決めを行い、前記不純物注入領域を包含する領域にウェル注入を行う工程と、を備えるSiC半導体装置の製造方法。
  8. 前記工程(a)は、前記SiC半導体層の表面に対し少なくとも斜め方向からイオン注入を行う工程である、請求項7に記載のSiC半導体装置の製造方法。
JP2010026062A 2010-02-09 2010-02-09 SiC半導体装置の製造方法 Expired - Fee Related JP5601848B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2010026062A JP5601848B2 (ja) 2010-02-09 2010-02-09 SiC半導体装置の製造方法
US12/911,304 US8461632B2 (en) 2010-02-09 2010-10-25 SiC semiconductor device and method of manufacturing the same
CN201010559277.XA CN102148249B (zh) 2010-02-09 2010-11-22 SiC半导体装置及其制造方法
KR1020110007112A KR101244833B1 (ko) 2010-02-09 2011-01-25 SiC 반도체 장치와 그 제조방법
DE102011003843.4A DE102011003843B4 (de) 2010-02-09 2011-02-09 SiC-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102011123124.6A DE102011123124B3 (de) 2010-02-09 2011-02-09 SiC-Halbleitervorrichtung
US13/864,609 US8987105B2 (en) 2010-02-09 2013-04-17 SiC semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010026062A JP5601848B2 (ja) 2010-02-09 2010-02-09 SiC半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011165835A true JP2011165835A (ja) 2011-08-25
JP5601848B2 JP5601848B2 (ja) 2014-10-08

Family

ID=44316815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010026062A Expired - Fee Related JP5601848B2 (ja) 2010-02-09 2010-02-09 SiC半導体装置の製造方法

Country Status (5)

Country Link
US (2) US8461632B2 (ja)
JP (1) JP5601848B2 (ja)
KR (1) KR101244833B1 (ja)
CN (1) CN102148249B (ja)
DE (2) DE102011003843B4 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013105856A (ja) * 2011-11-11 2013-05-30 Hitachi Ltd 炭化珪素半導体装置およびその製造方法
JP2013172111A (ja) * 2012-02-23 2013-09-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP2014216473A (ja) * 2013-04-25 2014-11-17 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2017055011A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP2017195235A (ja) * 2016-04-19 2017-10-26 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120153350A1 (en) * 2010-12-17 2012-06-21 Globalfoundries Inc. Semiconductor devices and methods for fabricating the same
US8823089B2 (en) 2011-04-15 2014-09-02 Infineon Technologies Ag SiC semiconductor power device
JP5845714B2 (ja) * 2011-08-19 2016-01-20 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN102969214B (zh) * 2011-08-31 2017-08-25 圆益Ips股份有限公司 基板处理装置及具有其的基板处理系统
FR3011389B1 (fr) * 2013-10-01 2015-10-30 Thales Sa Procede de fabrication d'une jonction josephson et jonction josepson associee
CN104795440B (zh) * 2014-01-17 2018-09-25 北大方正集团有限公司 一种vdmos及其制作方法
CN104867829B (zh) * 2014-02-20 2018-07-10 北大方正集团有限公司 金属氧化物半导体器件制作方法和金属氧化物半导体器件
KR101590477B1 (ko) * 2014-04-25 2016-02-01 서강대학교산학협력단 경사 이온 주입을 이용한 실리콘 카바이드 쇼트키 다이오드 및 그의 제조 방법
WO2018008068A1 (ja) * 2016-07-04 2018-01-11 三菱電機株式会社 半導体装置の製造方法
CN107799592B (zh) * 2016-09-06 2020-05-08 株洲中车时代电气股份有限公司 短沟道半导体功率器件及其制备方法
JP6728097B2 (ja) * 2017-04-24 2020-07-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US10269951B2 (en) 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
JP7061953B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
CN110648997B (zh) * 2019-09-23 2021-09-28 中国电子科技集团公司第五十五研究所 一种SiC芯片光刻标记形成方法
CN113808950A (zh) * 2021-11-18 2021-12-17 南京华瑞微集成电路有限公司 一种改善耗尽型mosfet器件的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164525A (ja) * 1998-11-30 2000-06-16 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2006128191A (ja) * 2004-10-26 2006-05-18 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2006237511A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008218770A (ja) * 2007-03-06 2008-09-18 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256675A (ja) * 1985-05-09 1986-11-14 Sumitomo Electric Ind Ltd シヨツトキゲ−ト電界効果トランジスタの製造方法
JP3393237B2 (ja) 1994-10-04 2003-04-07 ソニー株式会社 半導体装置の製造方法
SE9501310D0 (sv) * 1995-04-10 1995-04-10 Abb Research Ltd A method for introduction of an impurity dopant in SiC, a semiconductor device formed by the mehtod and a use of a highly doped amorphous layer as a source for dopant diffusion into SiC
JP4075150B2 (ja) 1998-03-20 2008-04-16 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6083781A (en) * 1995-12-20 2000-07-04 The United States Of America As Represented By The United States Department Of Energy Method for manufacturing compound semiconductor field-effect transistors with improved DC and high frequency performance
JP3357793B2 (ja) 1996-07-23 2002-12-16 株式会社東芝 半導体装置及びその製造方法
JP3968860B2 (ja) * 1998-03-20 2007-08-29 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
US6891227B2 (en) 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
WO2004027879A2 (en) * 2002-09-19 2004-04-01 Quantum Semiconductor Llc Light-sensing device
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP5368140B2 (ja) 2003-03-28 2013-12-18 三菱電機株式会社 SiCを用いた縦型MOSFETの製造方法
JP2004319964A (ja) * 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US6979863B2 (en) * 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
US7709403B2 (en) * 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device
JP2008053363A (ja) 2006-08-23 2008-03-06 Matsushita Electric Ind Co Ltd 半導体基板およびその製造方法
JP4924440B2 (ja) 2008-01-14 2012-04-25 株式会社デンソー 炭化珪素半導体装置の製造方法
US8288220B2 (en) * 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
US20120153303A1 (en) * 2009-09-02 2012-06-21 Panasonic Corporation Semiconductor element and method for manufacturing same
JP5630185B2 (ja) * 2010-09-30 2014-11-26 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5772068B2 (ja) * 2011-03-04 2015-09-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164525A (ja) * 1998-11-30 2000-06-16 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2006128191A (ja) * 2004-10-26 2006-05-18 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2006237511A (ja) * 2005-02-28 2006-09-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008218770A (ja) * 2007-03-06 2008-09-18 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013105856A (ja) * 2011-11-11 2013-05-30 Hitachi Ltd 炭化珪素半導体装置およびその製造方法
JP2013172111A (ja) * 2012-02-23 2013-09-02 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP2014216473A (ja) * 2013-04-25 2014-11-17 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2017055011A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
JP2017195235A (ja) * 2016-04-19 2017-10-26 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法

Also Published As

Publication number Publication date
US8461632B2 (en) 2013-06-11
DE102011003843A1 (de) 2011-08-11
US20110193100A1 (en) 2011-08-11
US8987105B2 (en) 2015-03-24
CN102148249B (zh) 2015-07-15
CN102148249A (zh) 2011-08-10
KR101244833B1 (ko) 2013-03-20
DE102011003843B4 (de) 2021-01-28
DE102011123124B3 (de) 2022-05-19
US20130237043A1 (en) 2013-09-12
KR20110093626A (ko) 2011-08-18
JP5601848B2 (ja) 2014-10-08

Similar Documents

Publication Publication Date Title
JP5601848B2 (ja) SiC半導体装置の製造方法
US8071482B2 (en) Manufacturing method of a silicon carbide semiconductor device
JP5845714B2 (ja) 炭化珪素半導体装置の製造方法
JP2011096757A (ja) 炭化珪素半導体装置
JP2013219161A (ja) 半導体装置および半導体装置の製造方法
JP6189045B2 (ja) 半導体素子の製造方法
JP5082853B2 (ja) Mosfet
US20120164810A1 (en) Method of manufacturing silicon carbide semiconductor device
JP5583846B2 (ja) 半導体装置
JP5767869B2 (ja) 半導体装置の製造方法
JPWO2012098759A1 (ja) 炭化珪素半導体装置の製造方法
WO2013077068A1 (ja) 半導体装置の製造方法
WO2011013364A1 (ja) 半導体素子の製造方法
JP2009295628A (ja) 半導体装置の製造方法
JP2018082050A (ja) 炭化珪素半導体素子およびその製造方法
JP2015056643A (ja) 半導体装置の製造方法
US20210043737A1 (en) Nitride semiconducotr deivce manufacturing method and device
US10937869B2 (en) Systems and methods of masking during high-energy implantation when fabricating wide band gap semiconductor devices
JP5014839B2 (ja) 炭化珪素半導体装置の製造方法
JP2004363515A (ja) 炭化珪素半導体装置の製造方法
JP2006332231A (ja) 半導体装置の製造方法
KR101382316B1 (ko) 반도체 소자의 제조 방법
KR101371491B1 (ko) 반도체 소자 및 그 제조 방법
JP2008294109A (ja) 半導体装置及び半導体装置の製造方法
JP2010239016A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140722

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140819

R150 Certificate of patent or registration of utility model

Ref document number: 5601848

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350