JP2006128191A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】基板の表面上に開口を有する第1の無機材マスク21a、21bを介して基板へ第1導電型の不純物をイオン注入して、開口により外縁境界A3−B3が定義された第1の不純物領域3a、3bを形成し、開口の側壁に均一な幅を有する第2の無機材マスク22a、22bを介して基板へ第2導電型の不純物を選択的にイオン注入して、第2の無機材マスクにより外縁境界A4−B4が定義された第2の不純物領域中間体23を形成し、第2の無機材マスクの側壁に均一な幅を有する第3の無機材マクス24a、24bを介して基板に対して選択的に異方性エッチングを行って第2の不純物領域中間体の一部を除去することにより、第3の無機材マスクにより内縁端A5−B5が定義された第2の不純物領域を形成する。
【選択図】図2−1
Description
炭化珪素半導体(以下「SiC」と略記する)は、珪素(Si)や砒化ガリウム(GaAs)等の他の半導体材料に比べて禁制帯幅Egが広く、また、熱的、化学的、機械的に安定で、耐放射線性にも優れているので、発光素子や高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置(パワーデバイス)として様々な産業分野での適用が期待されている。
図1(a)はパワーMOSFETセルの要部断面図である。図1(b)は説明の便を図るために、図1(a)から不純物領域だけを抽出して描いている。図1(a)に示すように、本発明の第1の実施の形態に係わる半導体装置は、半導体装置が形成されている基板の主面に対して垂直な1切断面である図1(a)において、基板(1、2、3a、3b、4a、4b、7)の主面に露出した1対の第1の等幅帯を備える第1導電型の第1の不純物領域3a、3bと、基板(1、2、3a、3b、4a、4b、7)の主面に露出した1対の第2の等幅帯を備える第2導電型の第2の不純物領域4a、4bと、第2の不純物領域4a、4bの1対の第2の等幅帯に挟持された基板(1、2、3a、3b、4a、4b、7)の表面領域に露出面を有する第1導電型の第3の不純物領域7を有する。第1の不純物領域3a、3bの1対の第1の等幅帯は互いに等しい幅を有する。第2の不純物領域4a、4bの1対の第2の等幅帯も、互いに等しい幅を有し、且つ1対の第1の等幅帯に内接している。
40keV/5.0×1014cm−2
70keV/6.0×1014cm−2
100keV/1.0×1015cm−2
160keV/2.0×1015cm−2
300keV/5.2×1015cm−2
190keV/4.0×1015cm−2
(S)表面保護に使用したレジストを当該レジストの専用ストリッパ液で完全に剥離し、基板を十分に洗浄、濯いでから乾燥させ、直ちに急速加熱処理装置に設置して、高純度Ar雰囲気で1000℃、2分間の急速加熱処理(コンタクト・アニール)を実施する。この熱処理によって、図2−3(c)に示すように、ソース窓13底とゲートコンタクト窓の底面ならびに裏面に堆積された各接触電極母材(Ni膜)はそれぞれ、n+型ソース領域4a、4b、p+型ベースコンタクト領域7、多結晶Siゲート電極の接触領域(図示なし)、n+型SiC基板の裏面と合金化して、極めて低抵抗を示すソース接触電極14、ゲート接触電極(図示なし),ドレイン電極15となる。
本発明の第2の実施の形態では、図1(a)及び図1(b)に示した第1実施の形態と同じ半導体装置(セル)の他の製造方法で形成する技術について説明する。セルの構造の図示及び説明は省略し、以下、製造方法のみ説明する。
70keV/2.0×1015cm−2
50keV/1.0×1015cm−2
30keV/1.0×1015cm−2
本発明の第3の実施の形態は、従来のプレーナ型パワMOSFETセルの有する問題点を第1及び第2の実施の形態とは若干異なったセル構造及び異なった製造方法で解決する半導体装置及びその製造方法について説明する。
300keV/5.2×1015cm−2
190keV/4.0×1015cm−2
160keV/2.0×1015cm−2
100keV/1.0×1015cm−2
70keV/6.0×1014cm−2
40keV/5.0×1014cm−2
本発明の第4の実施の形態は、チャネルタイプのプレーナ型パワーIGBT(Insulated Gate Bipolar Transistor)に本発明を適用した例である。
上記のように、本発明は、第1乃至第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
p→n
P(リン)イオン→Al(アルミ)イオン
Al(アルミ)イオン→P(リン)イオン
NiまたはCo→Ti/Al
Ti/Al→NiまたはCo
2…n−型エピ層
3a,3b…p型ベース領域(第1の不純物領域)
4a、4b…n+型ソース領域(第2の不純物領域)
6…凹部
7、17…p+型ベースコンタクト領域(第3の不純物領域)
10a、10b…ゲート絶縁膜
11a、11b…ゲート電極
12a、12b…層間絶縁膜
13…ソース窓
14…ソース接触電極
15…ドレイン電極
16…内部配線
21a、21b…第1のイオン注入マスク(第1の無機材マスク)
22a、22b…第2のイオン注入マスク(第2の無機材マスク)
23…n+型ソース領域中間体(第2の不純物領域中間体)
24a、24b…第3のイオン注入兼エッチングマスク(第3の無機材マクス)
25…ソース接触電極母材
26a…第3のエッチングマスク(第3の無機材マクス)
34a,34b…n+型エミッタ領域(第2の不純物領域)
44…エミッタ接触電極
45…コレクタ電極
46…エミッタ窓
52…n−型エピ層
53…p型ベース領域
54…n+型ソース領域
57…ゲート電極
59…ソース電極
70…素子領域
71…マスク
74…側壁マスク
75…レジストマスク
Claims (15)
- 基板の主面に対して垂直な1切断面において、
前記基板の主面に露出し、互いに等しい幅を有する1対の第1の等幅帯を備える第1導電型の第1の不純物領域と、
前記基板の主面に露出し、互いに等しい幅を有し、且つ前記1対の第1の等幅帯に内接する1対の第2の等幅帯を備える第2導電型の第2の不純物領域
とを有することを特徴とする半導体装置。 - 前記1対の第2の等幅帯に挟持された前記基板の表面領域に露出面を有する第1導電型の第3の不純物領域を更に有することを特徴とする請求項1記載の半導体装置。
- 前記第3の不純物領域の外縁境界と前記第2の不純物領域の内縁端とが、位置を一にして配置されていることを特徴とする請求項2記載の半導体装置。
- 前記第3の不純物領域の外縁境界と前記第2の不純物領域の外縁境界とが、位置を一にして配置されていることを特徴とする請求項2記載の半導体装置。
- 炭化珪素基板と、
前記炭化珪素基板の表面上に配置された第2導電型のエピタキシャル成長層と、
前記エピタキシャル成長層の表面に露出した前記一対の第1の等幅帯を備える前記第1の不純物領域としてのベース領域と、
前記第2の不純物領域としてのソース/エミッタ領域と、
前記エピタキシャル成長層の内部で前記ベース領域に電気的に接続された前記第3の不純物領域としてのベースコンタクト領域と、
少なくとも前記ベース領域の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたゲート電極と、
前記ベースコンタクト領域及び前記ソース/エミッタ領域に対してオーム性を呈するソース/エミッタ接触電極と、
前記炭化珪素基板の表面に対向する裏面上に配置され、前記炭化珪素基板に対してオーム性を呈するドレイン/コレクタ電極
とを備えたことを特徴とする請求項2乃至4何れか1項記載の半導体装置。 - 前記炭化珪素基板の導電型は第2の導電型であり、前記ソース/エミッタ領域はソース領域であり、前記ドレイン/コレクタ電極はドレイン電極であり、前記半導体装置は金属−酸化物−半導体構造電界効果型縦型トランジスタであることを特徴とする請求項5記載の半導体装置。
- 前記炭化珪素基板の導電型は第1の導電型であり、前記ソース/エミッタ領域はエミッタ領域であり、前記ドレイン/コレクタ電極はコレクタ電極であり、前記半導体装置は絶縁ゲート駆動型縦型バイポーラトランジスタであることを特徴とする請求項5記載の半導体装置。
- 基板の表面上に開口を有する第1の無機材マスクを形成する工程と、
前記第1の無機材マスクを介して前記基板へ第1導電型の不純物をイオン注入して、前記開口により外縁境界が定義された第1の不純物領域を形成する工程と、
前記開口の側壁に均一な幅を有する第2の無機材マスクを形成する工程と、
前記第1及び第2の無機材マスクを介して前記基板へ第2導電型の不純物を選択的にイオン注入して、前記第2の無機材マスクにより外縁境界が定義された第2の不純物領域中間体を形成する工程と、
前記第2の無機材マスクの側壁に均一な幅を有する第3の無機材マクスを形成する工程と、
前記第1乃至第3の無機材マスクを介して前記基板に対して選択的に異方性エッチングを行って前記第2の不純物領域中間体の一部を除去することにより、前記第3の無機材マスクにより内縁端が定義された第2の不純物領域を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 前記第2の不純物領域を形成する工程の前に、前記第1乃至第3の無機材マスクを介して前記基板へ第1導電型の不純物を選択的にイオン注入して、前記第3の無機材マスクにより外縁境界が定義された第3の不純物領域を前記第2の不純物領域中間体の下部に形成する工程を更に有することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記第2の不純物領域を形成する工程の後に、前記第1乃至第3の無機材マスクを介して前記基板へ第1導電型の不純物を選択的にイオン注入して、前記第3の無機材マスクにより外縁境界が定義された第3の不純物領域を形成する工程を更に有することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記第2の不純物領域中間体を形成する工程の前に、前記第1及び第2の無機材マスクを介して前記基板へ第1導電型の不純物を選択的にイオン注入して、前記第2の無機材マスクにより外縁境界が定義された第3の不純物領域を前記第2の不純物領域中間体が形成される領域の下部に形成する工程を更に有することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記第2の不純物領域中間体を形成する工程の後に、前記第1及び第2の無機材マスクを介して前記基板へ第1導電型の不純物を選択的にイオン注入して、前記第2の無機材マスクにより外縁境界が定義された第3の不純物領域を前記第2の不純物領域中間体の下部に形成する工程を更に有することを特徴とする請求項8記載の半導体装置の製造方法。
- 前記第1の不純物領域はベース領域であり、前記第2の不純物領域はソース/エミッタ領域であり、前記第3の不純物領域はベースコンタクト領域であり、
第1の無機材マスクを形成する工程の前に、炭化珪素基板の表面上に第2導電型のエピタキシャル成長層を成長させることにより前記基板を形成する工程と更に備え、
総ての前記工程の後に、
前記第1乃至第3の無機材マスクを除去する工程と、
前記基板に対して熱処理を施して前記第1乃至第3の不純物領域を活性化させる工程と、
前記基板の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ベースコンタクト領域及び前記ソース/エミッタ領域に対してオーム性を呈するソース/エミッタ接触電極を形成する工程と、
前記基板の表面に対向する裏面上に前記基板に対してオーム性を呈するドレイン/コレクタ電極を形成する工程とを更に備える
ことを特徴とする請求項9乃至12何れか1項記載の半導体装置の製造方法。 - 前記炭化珪素基板の導電型は第2の導電型であり、前記ソース/エミッタ領域はソース領域であり、前記ドレイン/コレクタ電極はドレイン電極であり、前記半導体装置は金属−酸化物−半導体構造電界効果型縦型トランジスタであることを特徴とする請求項13記載の半導体装置の製造方法。
- 前記炭化珪素基板の導電型は第1の導電型であり、前記ソース/エミッタ領域はエミッタ領域であり、前記ドレイン/コレクタ電極はコレクタ電極であり、前記半導体装置は絶縁ゲート駆動型縦型バイポーラトランジスタであることを特徴とする請求項13記載の半導体装置の製造方法。
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