JPS598374A - 縦型構造電界効果トランジスタの製造方法 - Google Patents

縦型構造電界効果トランジスタの製造方法

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JPS598374A
JPS598374A JP11730282A JP11730282A JPS598374A JP S598374 A JPS598374 A JP S598374A JP 11730282 A JP11730282 A JP 11730282A JP 11730282 A JP11730282 A JP 11730282A JP S598374 A JPS598374 A JP S598374A
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oxide film
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Daisuke Ueda
大助 上田
Hiromitsu Takagi
弘光 高木
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Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は絶縁ゲート電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴと記す）、とりわけ大電力用の縦形ＭＯ８ＦＥ
Ｔに関する。
ＭＯＳＦＥＴは多数キャリア素子であるため、バイポー
ラ・トランジスタに比べて高速動作が可能であるなどの
優れた特長を有している。最近は電力用の分野にもＭＯ
ＳＦＥＴの優位性が認められ、ＭＯＳＦＥＴの大電力化
が盛んになっている。
電力用ＭＯ８ＦＥＴはオン抵抗を下げる目的で、一般に
は第１図に示すような縦形構造が用いられている。
ところで、ドレイン耐圧が１ｏｏＶ以下の比較的低耐圧
のＦＥＴでは、高耐圧化のための低濃度ｎ形層（ｎ一層
）の厚さは薄く、オン抵抗を下げるためには、ゲートと
ゲートの間隔を狭くすること、すなわち、高密度化を計
らねばならない。この、ゲートのくシ返しピッチは、フ
ォト・リソグラフィ技術に依存し、現在の技術では２５
μｍピッチ程度が限界であり、オン抵抗の低下に限界が
ある。
本発明は、このピッチを１０μｍ程度まで小さくしてオ
ン抵抗を下げることのできる新しい構造の絶縁ゲート電
界効果トランジスタを提供することを目的とする。
以下、本発明の詳細について、図面をもとに実施例を用
いて説明する。
第２図に本発明の実施例のパワーＭＯ８ＦＥＴの製造工
程を示す。まず、（１０ｏ）面を有する高・濃度ｎ形基
板２１上にｎ形層２２をエピタキシャル成長した基板を
用いる。ｎ形層２２の比抵抗ρと厚さｔはそれぞれ、１
Ω（７）、１０μｍである。
このエピタキシャル基板に通常のイオン注入、熱拡散法
を用いて、ｐ形′層″２３（不純物濃度は５×１０１７
鋸−３，深さは２μｍ）とｎ形層２４（不純物濃度はＩ
　Ｘ　１０２１ａｎ　’、深さは０．５　ｐ　ｍ　）を
形成する。これらｎ形層２３．ｎ形層２４はそれぞれチ
ャネル領域、ソース領域を形成する。次に、酸化防止膜
としてシリコン窒化膜２５を１２００人成長させ、ソー
ス領域だけを残してエツチング除去する（第２図Ｃ参照
）。
この後、通常の反応性イオンエツチング法を用いて、シ
リコン基板を垂直に、ｎ形層２３を貫通するまでエツチ
ングする（第２図す参照）。
次に、フォト・レジストを除去した後、ゲート酸化膜２
６を成長する。この時、酸化膜２６の厚さは２０００人
であった。まだ、凸部表面はシリコン窒化膜２５でおお
われているので酸化膜は成長しない（第２図Ｃ参照）。
次に、シリコン窒化膜２５を選択的に除去し、全面にア
ルミ合金２７を１２μｍ５蒸着する。この時、表面の凸
凹部の角において、蒸着膜厚は極端に薄くなる。そこで
、蒸着後に若干のエツチングを行い、凸凹部の段差部の
アルミ合金を除去する（第２図Ｃ参照）。以上のように
して、表面凸部のアルミ金属２７がソース電極、凹部の
アルミ金属２７がゲート電極、高濃度ｎ形基板２１がド
レイン電極と°なる縦形ＭＯ８ＦＥＴを実現することが
できる。
前記製造工程より明らかなように、本発明の絶縁ゲート
電界効果トランジスタの構造によれば、マスク合せを必
要とせず、１枚のマスクを用いるだけで製作できるため
、ゲートとゲートのピッチを従来より極めて小さくする
ことができる。すなわち、上記構造によれば現在の技術
を用いた場合、ゲート間のピッチが４〜６μｍまで小さ
くすることが可能である。したかやて、ＭＯＳＦＥＴの
オン抵抗を従来のものに比べてμ〜光程度減少させるこ
とかできるとともに、マスク合せを必要としないため、
製造コストの低減が計れ、その工業的゛価値は極めて大
きい。
【図面の簡単な説明】
第１図ヤは従来の縦形パワーＭＯ８ＦＥＴの断面図、第
２図（ａ）〜（ｄ）は本発明の実施例の絶縁ゲート電界
効果トランジスタの製造工程を示す図である。 ２１・・・・・・高濃度ｎ形シリコン基板、２２・・・
・・・低濃度ｎ形エピタキシャル層、２３・・・・・・
ｐ膨拡散層、２４・・・・・・高濃度ｎ膨拡散層、２５
・・・・・・シリコン窒化膜、２６・・・・・・ゲート
酸化膜、２７・・・・・・アルミ合金。

Claims (1)

  1. 【特許請求の範囲】 高濃度ｎ型シリコン基板上に、低濃度ｎ型層。 低濃度ｐ型層、高濃度ｎ型層が順次積層され、前記低濃
    度ｎ型層に達する深さの凹部が選択的に形成され、前記
    凹部の表面にゲート酸化膜が形成され、前記高濃度ｎ型
    層の表面にソース電極、前記ゲート酸化膜の表面にゲー
    ト電極が形成され、前記高濃度ｎ型シリコン基板をドレ
    インとする絶縁ゲート電界効果トランジスタ。
JP11730282A 1982-07-05 1982-07-05 縦型構造電界効果トランジスタの製造方法 Granted JPS598374A (ja)

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