DE102011080841A1 - Verfahren zur Fertigung einer Siliciumcarbid-Halbleitervorrichtung - Google Patents

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Abstract

Ein Verfahren zur Fertigung einer Halbleitervorrichtung weist die folgenden Schritte auf: Bilden einer Driftschicht (2) auf einem Substrat (1); Bilden einer Basisschicht (3) auf der Driftschicht (2); Bilden eines Grabens (6), um die Basisschicht (3) zu durchdringen und die Driftschicht (2) zu erreichen; Abrunden eines Schulterecks und eines Bodenecks des Grabens (6); Bedecken einer Innenwand des Grabens (6) mit einem organischen Film (21); Implantieren von Störstellen in einen Oberflächenabschnitt der Basisschicht (3); Bilden eines Source-Bereichs (4) durch eine Aktivierung der implantierten Störstellen; und Entfernen des organischen Films (21) nach dem Bilden des Source-Bereichs (4). Das Substrat (1), die Driftschicht (2), die Basisschicht (3) und der Source-Bereich (4) sind aus Siliciumcarbid aufgebaut, und das Implantieren und die Aktivierung der Störstellen werden unter der Bedingung ausgeführt, dass der Graben (6) mit dem organischen Film (21) bedeckt ist.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Fertigung einer Siliciumcarbid- d. h. SiC-Halbleitervorrichtung mit einem Graben-Gate.
  • Ein vertikaler MOSFET mit einer Graben-Gate-Struktur wird beispielsweise in der JP S59-8374 A und der JP H07-326755 A (welche der US 005915180 A entspricht) beschrieben. Es ist von Bedeutung, die Zuverlässigkeit eines Gate-Isolierfilms bei einer Fertigung eines vertikalen MOSFET mit einer Graben-Gate-Struktur mit SiC-Halbleitern zu gewährleisten. Eine Durchbruchfeldstärke von SiC ist zehn Mal höher als diejenige von Silicium, so dass eine an eine SiC-Halbleitervorrichtung gelegte Arbeitsspannung zehn Mal höher sein kann als diejenige, die an eine Silicium-Vorrichtung gelegt wird. In diesem Fall ist eine Feldstärke, die erzeugt und an einen Gate-Isolierfilm gelegt wird, der im Graben gebildet ist, der in SiC angeordnet ist, zehn Mal höher als eine Feldstärke, die erzeugt und an eine Silicium-Vorrichtung gelegt wird, und führt die hohe Feldstärke auf einfache Weise zu einem Durchbruch des Gate-Isolierfilms, der an einer Ecke des Grabens angeordnet ist.
  • Um die Zuverlässigkeit des Gate-Isolierfilms zu gewährleisten, lehrt die JP 2010-21175 A (welche der US 2010/0006861 A1 entspricht) ein Verfahren zur Abschwächung der Feldkonzentration durch Abrunden von Eckabschnitten eines Grabens. Insbesondere wird das Abrunden durch Wasserstoffätzen nach Bildung des Grabens ausgeführt.
  • Eine stark dotierte n+-leitende Schicht einer Grabenschulter (d. h. einer Eintrittsecke des Grabens), die durch das Wasserstoffätzen entfernt wird, bewegt sich jedoch, wie in der JP 2010-21175 A (welcher der US 2010/0006861 A1 entspricht) beschrieben, zu einem Grabenboden. Nachstehend wird ein herkömmliches Verfahren zum Bilden des Grabens unter Bezugnahme auf die 4A bis 4D beschrieben.
  • Das herkömmliche Verfahren zur Fertigung des vertikalen MOSFET umfasst die folgenden Prozesse vor dem Bilden des Grabens. Zunächst werden, wie in 4A gezeigt, eine n–-leitende Driftschicht J2 und eine p-leitende Basisschicht J3 durch Epitaxialwachstum auf einer Oberfläche eines n+-leitenden SiC-Substrats J1 gebildet. Anschließend wird, wie in 4B gezeigt, ein n+-leitender Source-Bereich J4 auf einer Oberfläche der p-leitenden Basisschicht J3 gebildet, indem Ionen von n-leitenden Störstellen mit einer hohen Konzentration implantiert und die implantierten Ionen aktiviert werden.
  • Ein Graben J5 wird, wie in 4C gezeigt, gebildet, indem beispielsweise ein RIE-(reaktives Ionenätzen)-Verfahren angewandt wird, nachdem eine Ätzmaske (nicht gezeigt) auf einer Oberfläche des n+-leitenden Source-Bereichs J4 angeordnet worden ist. Ein Teil des n+-leitenden Source-Bereichs J4, der auf der Grabenschulter angeordnet und durch Wasserstoffätzen entfernt wird, bewegt sich, wie in 4D gezeigt, zum Boden des Grabens J5 und bildet eine n+-leitende Schicht J6 hoher Konzentration auf Bodenecken.
  • Wenn ein vertikaler MOSFET mit einer n+-leitenden Schicht J6 hoher Konzentration arbeitet, erfolgt eine Konzentration eines elektrischen Feldes auf dem Gate-Isolierfilm und resultiert dieses konzentrierte elektrische Feld in einem Durchbruch des Gate-Isolierfilms. Ferner verursacht die n+-leitende Schicht J6 hoher Konzentration, die auf einer Innenwand des Grabens J5 gebildet wird, eine Zunahme des Kriechstroms zwischen einer Source und einem Drain.
  • Folglich sollte ein Verfahren zur Fertigung einer SiC-Halbleitervorrichtung verhindern, dass eine Schicht hoher Konzentration auf dem Boden des Grabens gebildet wird, wenn ein Prozess zum Bilden der Graben-Gate-Struktur, wie beispielsweise das Abrunden des Grabens 6, ausgeführt wird.
  • Es ist angesichts der obigen Probleme Aufgabe der vorliegenden Erfindung, ein Verfahren zur Fertigung einer SiC-Halbleitervorrichtung bereitzustellen, bei dem verhindert wird, dass eine Schicht hoher Konzentration auf dem Boden des Grabens gebildet wird.
  • Gemäß einer Ausgestaltung der vorliegenden Offenbarung weist ein Verfahren zur Fertigung einer Siliciumcarbid-Halbleitervorrichtung die folgenden Schritte auf: Bilden einer Driftschicht auf einem Substrat eines ersten Leitfähigkeitstyps oder eines zweiten Leitfähigkeitstyps; Bilden einer Basisschicht auf der Driftschicht oder in einem Oberflächenabschnitt der Driftschicht; Bilden eines Grabens, um die Basisschicht zu durchdringen und die Driftschicht zu erreichen; Abrunden eines Teils eines Schulterecks und eines Teils eines Bodenecks des Grabens; Bedecken einer Innenwand des Grabens mit einem organischen Film; Implantieren von Störstellen des ersten Leitfähigkeitstyps in einen Oberflächenabschnitt der Basisschicht; Bilden eines Source-Bereichs durch eine Aktivierung der implantierten Störstellen im Oberflächenabschnitt der Basisschicht; Entfernen des organischen Films nach dem Bilden des Source-Bereichs; Bilden eines Gate-Isolierfilms auf der Innenwand des Grabens; Bilden einer Gate-Elektrode auf dem Gate-Isolierfilm im Graben; Bilden einer Source-Elektrode; und Bilden einer Drain-Elektrode auf einer Rückseite des Substrats. Das Substrat ist aus Siliciumcarbid aufgebaut. Die Driftschicht ist aus Siliciumcarbid des ersten Leitfähigkeitstyps aufgebaut und so dotiert, dass sie eine geringere Störstellenkonzentration als das Substrat aufweist. Die Basisschicht ist aus Siliciumcarbid des zweiten Leitfähigkeitstyps aufgebaut. Das Schultereck des Grabens ist an einer offenen Seite des Grabens angeordnet. Das Implantieren der Störstellen wird unter der Bedingung ausgeführt, dass der Graben mit dem organischen Film bedeckt ist. Die Aktivierung der implantierten Störstellen wird unter der Bedingung ausgeführt, dass der Graben mit dem organischen Film bedeckt ist. Der Source-Bereich ist aus Siliciumcarbid des ersten Leitfähigkeitstyps aufgebaut und so dotiert, dass er eine höhere Störstellenkonzentration als die Driftschicht aufweist. Die Source-Elektrode ist mit dem Source-Bereich und dem Basis-Bereich elektrisch verbunden.
  • Bei dem obigen Verfahren wird der Graben gebildet, bevor der Source-Bereich gebildet wird, und wird der Source-Bereich unter der Bedingung gebildet, dass der Graben mit dem organischen Film bedeckt wird, nachdem der Abrundungsprozess der Grabenecken ausgeführt wurde. Auf diese Weise kann dann, wenn der Abrundungsprozess des Grabens und die Aktivierung der implantierten Störstellen durch eine Wärmebehandlung ausgeführt werden, verhindert werden, dass auf dem Boden des Grabens eine Schicht hoher Konzentration gebildet wird, die durch eine Bewegung des entfernten Teils des Source-Bereichs verursacht wird.
  • Die obige und weitere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung, die unter Bezugnahme auf die beigefügten Zeichnungen gemacht wurde, näher ersichtlich sein. In den Zeichnungen zeigt/zeigen:
  • 1 eine Abbildung zur Veranschaulichung einer Querschnittsansicht eines vertikalen MOSFET mit einer Graben-Gate-Struktur gemäß einer ersten Ausführungsform;
  • 2A bis 2D Abbildungen zur Veranschaulichung von Querschnittsansichten von Prozessen zur Fertigung des in der 1 gezeigten vertikalen MOSFET mit einer Graben-Gate-Struktur;
  • 3A bis 3D Abbildungen zur Veranschaulichung von Querschnittsansichten von auf die 2D folgenden Prozessen zur Fertigung des in der 1 gezeigten vertikalen MOSFET mit einer Graben-Gate-Struktur; und
  • 4A bis 4D Abbildungen zur Veranschaulichung von Querschnittsansichten von Prozessen zur Fertigung einer herkömmlichen SiC-Halbleitervorrichtung vor dem Bilden eines Grabens.
  • (Erste Ausführungsform)
  • Nachstehend wird eine erste Ausführungsform der vorliegenden Offenbarung beschrieben. Bei der vorliegenden Ausführungsform wird, als ein bereitgestelltes Element einer SiC-Halbleitervorrichtung, ein invertierter vertikaler MOSFET mit einer Graben-Gate-Struktur beschrieben.
  • 1 zeigt eine Zelle des ein Graben-Gate (Trench-Gate) aufweisenden vertikalen MOSFET. Es sind jedoch mehrere vertikale MOSFET, welche den gleichen Aufbau wie der in der 1 gezeigte vertikale MOSFET aufweisen, nebeneinander in mehreren Reihen angeordnet.
  • Ein n+-leitendes Substrat 1 aus SiC wird als Halbleitersubstrat verwendet, um den in der 1 gezeigten vertikalen MOSFET zu fertigen. Das n+-leitende Substrat 1 ist mit n-leitenden Störstellen, wie beispielsweise Phosphor, mit einer Konzentration von beispielsweise 1,0 × 1019/cm3 dotiert und annähernd 300 μm dick. Eine n–-leitende Driftschicht 2 aus SiC ist auf der Oberfläche des n+-leitenden Substrat 1 gebildet. Die n–-leitende Driftschicht 2 ist mit n-leitenden Störstellen, wie beispielsweise Phosphor, mit einer Konzentration von beispielsweise 5,0 × 1015/cm3 bis 2,0 × 1016/cm3 dotiert und annähernd 8 bis 15 μm dick. Eine p-leitende Basisschicht 3 ist in einem Oberflächenabschnitt der n–-leitenden Driftschicht 2 gebildet, und ferner sind ein n+-leitender Source-Bereich 4 und eine p+-leitende Kontaktschicht 5 in einem Oberseitenabschnitt der p-leitenden Basisschicht 3 gebildet.
  • Die p-leitende Basisschicht 3 ist mit p-leitenden Störstellen, wie beispielsweise Bor oder Aluminium, mit einer Konzentration von beispielsweise 5,0 × 1016/cm3 bis 2,0 × 1019/cm3 dotiert und annähernd 2 μm dick. Ein Oberflächenabschnitt des n+-leitenden Source-Bereichs 4 ist mit n-leitenden Störstellen, wie beispielsweise Phosphor, mit einer Konzentration (d. h. Oberflächenkonzentration) von beispielsweise 1,0 × 1021/cm3 dotiert und annähernd 0,3 μm dick. Ein Oberflächenabschnitt der p+-leitenden Kontaktschicht 5 ist mit p-leitenden Störstellen, wie beispielsweise Bor oder Aluminium, mit einer Konzentration (d. h. Oberflächenkonzentration) von beispielsweise 1,0 × 1021/cm3 dotiert und annähernd 0,3 μm dick. Die n+-leitenden Source-Bereiche 4 sind auf beiden Seiten einer Grabenstruktur angeordnet, die nachstehend noch beschrieben wird. Die p+-leitenden Kontaktschichten 5 sind über die (d. h. außerhalb der) n+-leitenden Source-Bereiche 4 auf den gegenüberliegenden Seiten der Grabenstruktur angeordnet.
  • Ein Graben 6 ist derart im Halbleitersubstrat gebildet, dass der Graben 6 die n–-leitende Drift-Schicht 2 über die p-leitende Basisschicht 3 und den n+-leitenden Source-Bereich 4 erreicht. Der Graben weist eine Breite von beispielsweise 1,4 bis 2,0 μm und eine Tiefe von größer oder gleich 2,0 μm (d. h. beispielsweise 2,4 μm) auf. Die p-leitende Basisschicht 3 und der n+-leitende Source-Bereich 4 sind in Kontakt mit Seitenwänden des Grabens 6 angeordnet.
  • Eine Innenwand des Grabens 6 ist mit einem Gate-Isolierfilm 7 bedeckt, und ferner ist eine Gate-Elektrode 8 aus dotiertem polykristallinem Silicium derart auf einer Oberfläche des Gate-Isolierfilms 7 gebildet, dass der Graben 6 mit der Gate-Elektrode 8 gefüllt ist. Der Gate-Isolierfilm 7 wird beispielsweise durch thermische Oxidation der Innenwand des Grabens 6 gebildet. Eine Dicke des auf der Innenwand und dem Boden des Grabens 6 gebildeten Gate-Isolierfilms 7 beträgt annähernd 100 nm.
  • Auf diese Weise wird die Grabenstruktur im Halbleitersubstrat gebildet. Die Grabenstruktur erstreckt sich der Länge nach entlang einer Richtung senkrecht zur Oberfläche eines Zeichnungsblattes der 1. Mehrere Graben-Gate-Strukturen sind in linearer Weise entlang einer Richtung parallel zur horizontalen Linie der Oberfläche des Zeichnungsblattes der 1 ausgerichtet. Auf diese Weise werden mehrere Zellen der Graben-Gate-Struktur gebildet.
  • Ferner sind eine Source-Elektrode 9 und eine Gate-Verdrahtung (nicht gezeigt) auf der Oberfläche des n+-leitenden Source-Bereichs 4, der p+-leitenden Kontaktschicht 5 und der Gate-Elektrode 8 gebildet. Die Source-Elektrode 9 und die Gate-Verdrahtung sind aus mehreren Arten von Metallen, wie beispielsweise Ni/Al, aufgebaut. Bei der Source-Elektrode 9 ist ein Abschnitt der Source-Elektrode 9, der sich in direktem Kontakt mit n-leitendem SiC befindet (d. h. dem n+-leitenden Source-Bereich 4 und der Gate-Elektrode 8, wenn diese mit n-leitenden Störstellen dotiert sind), ist wenigstens aus Metallen aufgebaut, die sich in einem ohmschen Kontakt mit n-leitendem SiC befinden können, und ein Abschnitt der Source-Elektrode 9, der sich in direktem Kontakt mit einem p-leitenden SiC befindet (d. h. der p+-leitenden Kontaktschicht 5 und der Gate-Elektrode 8, wenn diese mit p-leitenden Störstellen dotiert sind), ist wenigstens aus Metallen aufgebaut, die sich in einem ohmschen Kontakt mit p-leitendem SiC befinden können. Die Source-Elektrode 9 und die Gate-Verdrahtung sind derart auf einem Zwischenschichtisolierfilm 10 gebildet, dass die Source-Elektrode 9 und die Gate-Verdrahtung elektrisch von dem n+-leitenden Source-Bereich 4, der p+-leitenden Kontaktschicht 5 und der Gate-Elektrode 8 isoliert sind. Die Source-Elektrode 9 ist über ein im Zwischenschichtisolierfilm 10 gebildetes Kontaktloch elektrisch mit dem n+-leitenden Source-Bereich 4 und der p+-leitenden Kontaktschicht 5 verbunden, und die Gate-Verdrahtung ist über ein anderes im Zwischenschichtisolierfilm 10 gebildetes Kontaktloch elektrisch mit der Gate-Elektrode 8 verbunden.
  • Ferner ist eine Drain-Elektrode 11, die elektrisch mit dem n+-leitenden Substrat 1 verbunden ist, auf der Rückseite des n+-leitenden Substrat 1 gebildet. Auf diese Weise wird ein invertierter vertikaler n-Kanal-MOSFET mit einem Trench-Gate entsprechend der vorstehend beschriebenen Struktur aufgebaut.
  • Nachstehend wird ein Verfahren zur Fertigung des in der 1 gezeigten vertikalen MOSFET mit einer Graben-Gate-Struktur beschrieben. Die 2A bis 2D und 3A bis 3D zeigen Querschnittsansichten zur Veranschaulichung von Fertigungsprozessen des in der 1 gezeigten vertikalen MOSFET mit einer Graben-Gate-Struktur. Die Fertigungsprozesse werden nachstehend unter Bezugnahme auf die 2A bis 2D und 3A bis 3D beschrieben.
  • (Prozess in der Fig. 2A)
  • Zunächst wird ein n+-leitendes Substrat 1, das mit n-leitenden Störstellen, wie beispielsweise Phosphor, mit einer Konzentration von beispielsweise 1,0 × 1019/cm3 dotiert und annähernd 300 μm dick ist, vorbereitet. Eine n–-leitende Driftschicht 2 aus SiC wird durch Epitaxialwachstum auf einer Oberfläche des n+-leitenden Substrats 1 gebildet. Die n–-leitende Driftschicht 2 ist mit n-leitenden Störstellen, wie beispielsweise Phosphor, mit einer Konzentration von beispielsweise 5,0 × 1015/cm3 bis 2,0 × 1016/cm3 dotiert und annähernd 10 μm dick.
  • (Prozess in der Fig. 2B)
  • Eine p-leitende Basisschicht 3 wird auf einer Oberfläche der n–-leitenden Driftschicht 2 gebildet, durch epitaxiales Wachstum einer p-leitenden Schicht, die mit p-leitenden Störstellen, wie beispielsweise Bor oder Aluminium, mit einer Konzentration von beispielsweise 5,0 × 1016/cm3 bis 2,0 × 1019/cm3 dotiert und annähernd 2 μm dick ist. Die p-leitende Basisschicht 3 kann auch gebildet werden, indem Ionen von p-leitenden Störstellen in den Oberflächenabschnitt der n–-leitenden Driftschicht 2 implantiert werden.
  • (Prozess in der Fig. 2C)
  • Eine Maske (nicht gezeigt) aus beispielsweise LTO wird auf der p-leitenden Basisschicht 3 gebildet, bevor die Photolithographie erfolgt. Nach der Photolithographie wird die Maske, die auf einem vorbestimmten Bereich einer p+-leitenden Kontaktschicht 5 gebildet ist, entfernt. Nach einem Entfernen der Maske werden Ionen von p-leitenden Störstellen, wie beispielsweise Bor oder Aluminium, in den vorbestimmten Bereich der p+-leitenden Kontaktschicht 5 implantiert. Die p+-leitende Kontaktschicht 5, die mit den Ionen von p-leitenden Störstellen, wie beispielsweise Bor oder Aluminium, mit einer Konzentration (d. h. Oberflächenkonzentration) von 1,0 × 1021/cm3 dotiert und annähernd 0,3 μm dick ist, wird gebildet, indem die implantierten Ionen aktiviert werden. Anschließend wird die verbleibende Maske entfernt.
  • (Prozess in der Fig. 2D)
  • Eine Ätzmaske (nicht gezeigt) wird auf der p-leitenden Basisschicht 3 gebildet. Anschließend wird ein Teil der Ätzmaske, der auf einem vorbestimmten Bereich eines Grabens 6 gebildet ist, entfernt. Der Graben 6 wird durch anisotropes Ätzen gebildet, wobei der andere Teil der p-leitenden Basisschicht 3 mit der Ätzmaske bedeckt ist. Es wird beispielsweise CF4 + O2 oder O2 als Ätzgas verwendet. Nach dem Bilden des Grabens 6 wird die verbleibende Ätzmaske entfernt.
  • (Prozess in der Fig. 3A)
  • Der Graben 6 wird abgerundet, indem beispielsweise ein Wasserstoffätzverfahren, ein Opferoxidationsverfahren oder ein Trockenätzverfahren angewandt wird. Für den Fall, dass das Wasserstoffätzen ausgeführt wird, um Ecken des Grabens 6 abzurunden, wird Wasserstoff in eine Ätzvorrichtung eingeleitet, bei einer Innenatmosphärentemperatur in einem Bereich von beispielsweise 1500 bis 1700°C. Für den Fall, dass die Opferoxidation ausgeführt wird, um Ecken des Grabens 6 abzurunden, wird eine thermische Oxidation für annähernd 100 Minuten bei feuchter Atmosphäre mit einer Temperatur von 1100°C ausgeführt. Nachdem der Graben gebildet wurde, wird ein Oxidfilm, der durch die thermische Oxidation gebildet wird, durch Fluorwasserstoff entfernt. Für den Fall, dass das Trockenätzen ausgeführt wird, um Ecken des Grabens 6 abzurunden, wird beispielsweise SF6, CF4, CHF3 oder Cl2 als Ätzgas verwendet.
  • Folglich kann ein Teil der Ecken, die an Schultern und am Boden des Grabens 6 angeordnet sind, durch die vorstehend beschriebenen Prozesse abgerundet werden. Die Schulterecken des Grabens 6 werden abgerundet, bevor ein n+-leitender Source-Bereich 4 gebildet wird, so dass, auf der Innenwand und auf dem Boden des Grabens 6, die Bildung einer n+-leitenden Schicht hoher Konzentration aufgrund einer Bewegung eines entfernten Teils der Grabenschultern verhindert werden kann.
  • (Prozess in der Fig. 3B)
  • Die Oberfläche des Halbleitersubstrats wird mit einem Photolack 20 beschichtet und belichtet, wobei die Oberfläche mit einer Maske bedeckt wird. Bei der Maske wird ein Teil entsprechend der p+-leitenden Kontaktschicht 5 entfernt. Der Photolack 20 verbleibt einzig auf der Oberfläche der p+-leitenden Kontaktschicht 5, indem ein Entwicklungsschritt ausgeführt wird.
  • (Prozess in der Fig. 3C)
  • Der Graben 6 wird mit einem Photolack 21 gefüllt, der aus einem organischen Material aufgebaut ist, indem die Oberfläche des Halbleitersubstrats mit dem Photolack 21 als organischer Film beschichtet wird. Es wird organisches Material mit einer Viskosität von kleiner oder gleich 20 cp verwendet, um den Photolack 21 zu bilden. Für den Fall, dass der Photolack 21 mit einer Viskosität von kleiner oder gleich 20 cp verwendet wird, um den Graben 6 zu füllen, kann der Graben 6 mit höherer Gewissheit gefüllt und eine Ebenheit der Oberfläche des Photolacks 21 verbessert werden. Eine Dicke des Photolacks 21 ist nicht auf einen bestimmten Wert beschränkt, wobei der Photolack 21 auf der Oberfläche der p-leitenden Basisschicht 3 unter weiterer Berücksichtigung eines Ionenbereichs des folgenden Ionenimplantationsprozesses bis auf eine Dicke von 1,0 μm gebildet wird.
  • (Prozess in der Fig. 3D)
  • Ein n+-leitender Source-Bereich 4 wird durch eine Ionenimplantation von n-leitenden Störstellen, wie beispielsweise Stickstoff, von einer Oberseite des Photolacks 20 und des Photolacks 21 gebildet. Da der Photolack 21 auf der p+-leitenden Kontaktschicht 5 verbleibt, werden die n-leitenden Störstellen einzig in den vorbestimmten Bereich des n+-leitenden Source-Bereichs 4, den Photolack 20 und den Photolack 21 implantiert, jedoch nicht in die weiteren SiC-Abschnitte. Bei dieser Ionenimplantation werden der Photolack 20 und der Photolack 21 als Maske verwendet, wobei der Photolack 20 und der Photolack 21 ebenso karbonisiert werden können, bevor die Ionenimplantation ausgeführt wird, indem der Photolack in einem Vakuum bei einer Temperatur in einem Bereich von 800 bis 1000°C erwärmt wird. Auf diese Weise kann dann, wenn eine Ionenimplantation ausgeführt wird, eine thermische Änderung des Photolacks 20 und des Photolacks 21 eingeschränkt werden, und ferner der Ionenimplantationsprozess stabilisiert werden. D. h., der negative Effekt von Implantationsänderungen aufgrund einer thermischen Änderung des Photolacks 20 und des Photolacks 21 kann verringert werden. Folglich kann eine stabile Ionenimplantation in einem SiC-Substrat, das bei einer bestimmten Temperatur von ungefähr 500°C erwärmt wird, ausgeführt werden.
  • Die implantierten n-leitenden Störstellen werden durch einen Aktivierungswärmebehandlungsprozess aktiviert, der bei einer Temperatur in einem Bereich von 1400 bis 2000°C ausgeführt wird, wobei das Innere des Grabens 6 mit dem Photolack 21 gefüllt ist. Auf diese Weise wird der n+-leitende Source-Bereich 4 gebildet, der mit den n-leitenden Störstellen, wie beispielsweise Phosphor, bei einer Konzentration (d. h. Oberflächenkonzentration) von 1,0 × 1021/cm3 dotiert und annähernd 0,3 μm dick ist. Der innere Graben 6 wird mit dem Photolack 21 bedeckt, so dass eine Bewegung des n+-leitenden Source-Bereichs 4, die durch eine hohe Temperatur des Wärmebehandlungsprozesses verursacht wird, verhindert werden kann, und ferner die Bildung einer n-leitenden Schicht hoher Konzentration auf dem Boden des Grabens 6 verhindert werden kann.
  • Der karbonisierte Photolack 20 und der karbonisierte Photolack 21 werden entfernt, indem ein Sauerstoff-Plasma-Veraschungsverfahren mit einer Veraschungseinrichtung angewandt wird. Der karbonisierte Photolack 20 und der karbonisierte Photolack 21 können ebenso entfernt werden, indem ein Trockenoxidationsverfahren oder ein Nassoxidationsverfahren angewandt wird. Sowohl die Trockenoxidation als auch die Nassoxidation werden bei einer Temperatur von größer oder gleich 600°C ausgeführt, in einem Oxidationsofen, der mit einer O2-Atmosphäre gefüllt wird. Der karbonisierte Photolack 20 und der karbonisierte Photolack 21 können, wie vorstehend beschrieben, auf einfache Weise mit Hilfe eines Nassoxidationsverfahrens, eines Trockenoxidationsverfahrens oder eines O2-Veraschungsverfahrens entfernt werden.
  • Die folgenden Prozesse sind in den beigefügten Zeichnungen nicht gezeigt, da sie bekannt sind. Im Graben 6 wird ein Gate-Oxid-Film gebildet, der als Gate-Isolierfilm 7 dient. Im Graben 6 wird eine polykristalline Siliciumschicht, die als Gate-Elektrode 8 dient, auf der Oberfläche des Gate-Oxid-Films gebildet und rückgeätzt. Das polykristalline Silicium wird mit n-leitenden Störstellen dotiert. Auf diese Weise werden der Gate-Isolierfilm 7 und die Gate-Elektrode 8 im Graben 6 gebildet. Ein Zwischenschichtisolierfilm 10 wird auf der polykristallinen Siliciumschicht gebildet. Ein Kontaktloch, das mit dem n+-leitenden Source-Bereich 4 und der p+-leitenden Kontaktschicht 5 verbunden ist, wird durch eine Musterung auf einem Querschnitt des Zwischenschichtisolierfilms 10 gebildet. Ein weiteres Kontaktloch, das mit der Gate-Elektrode 8 verbunden ist, wird durch eine Musterung auf einem anderen Querschnitt des Zwischenschichtisolierfilms 10 gebildet. Filme aus einem Elektrodenmaterial werden derart in den Kontaktlöchern gebildet, dass die Kontaktlöcher mit dem Elektrodenmaterial gefüllt werden. In dem in die Kontaktlöcher gefüllten Elektrodenmaterial werden eine Source-Elektrode 9 und eine Gate-Verdrahtung durch eine Musterung in jedem Kontaktloch separat gebildet. Ferner wird eine Drain-Elektrode 11 auf der Rückseite des n+-leitenden Substrats 1 gebildet. Der Prozess zum Bilden der Source-Elektrode 9 und der Gate-Verdrahtung und der Prozess zum Bilden der Drain-Elektrode 11 können ausgetauscht werden. Auf diese Weise wird der in der 1 gezeigte vertikale MOSFET gebildet.
  • Bei der vorliegenden Ausführungsform des Fertigungsverfahrens wird der Graben 6 gebildet, bevor der n+-leitende Source-Bereich 4 gebildet wird, und werden die Ionenimplantation und die Aktivierungswärmebehandlung zum Bilden des n+-leitenden Source-Bereichs 4 ausgeführt, nachdem der Graben 6 abgerundet wurde, wobei das Innere des Grabens 6 mit dem Photolack 21 bedeckt ist. Auf diese Weise kann dann, wenn das Abrunden des Grabens 6 und die Aktivierungswärmebehandlung ausgeführt werden, die Bildung der n-leitenden Schicht hoher Konzentration, die durch eine Bewegung des entfernten Teils des n+-leitenden Source-Bereichs 4 verursacht wird, auf der Innenwand und dem Boden des Grabens 6 verhindert werden. Folglich wird ein Verfahren zur Fertigung einer SiC-Halbleitervorrichtung bereitgestellt und kann die Bildung der n-leitenden Schicht hoher Konzentration auf dem Boden des Grabens 6 verhindert werden, wenn ein Prozess zum Bilden der Graben-Gate-Struktur, wie beispielsweise das Abrunden des Grabens 6, ausgeführt wird.
  • (Weitere Ausführungsformen)
  • Bei der ersten Ausführungsform wird ein Verfahren zum Entfernen des karbonisierten Photolacks 20 und des karbonisierten Photolacks 21 durch das Nassoxidationsverfahren, das Trockenoxidationsverfahren oder das O2-Veraschungsverfahren beschrieben. Die Karbonisierung des Photolacks 20 und des Photolacks 21 ist nicht auf eine wahrhaftige Karbonisierung mittels eines Karbonisierungsverfahrens beschränkt, sondern umfasst ferner eine Karbonisierung während einer Wärmebehandlung, wie beispielsweise der Aktivierungswärmebehandlung. D. h., ohne Karbonisierungsverfahren kann der Photolack 21 ebenso während der Wärmebehandlung, wie beispielsweise der Aktivierungswärmebehandlung, die nach der Ionenimplantation ausgeführt wird, karbonisiert werden. Auch in diesem Fall kann der Photolack 21 durch das Nassoxidationsverfahren, das Trockenoxidationsverfahren oder das O2-Veraschungsverfahren entfernt werden. Eine maximale Temperatur der Nassoxidation und der Trockenoxidation kann ebenso in Übereinstimmung mit dem Material (d. h. Si oder C) des Halbleitersubstrats gesteuert werden. Insbesondere kann die Oxidationstemperatur für den Fall, dass der Oberflächenabschnitt des Halbleitersubstrats eine Si-Fläche ist, auf kleiner oder gleich 1000°C gesetzt werden, und für den Fall, dass die Oberfläche des Halbleitersubstrats eine C-Fläche ist, auf kleiner oder gleich 900°C gesetzt werden. Auf diese Weise wird verhindert, dass die ionenimplantierte Schicht oxidiert, und kann ferner ein Verlust der ionenimplantierten Schicht verringert werden.
  • Bei den obigen Ausführungsformen wird eine SiC-Halbleitervorrichtung mit einem invertierten vertikalen MOSFET (invert vertical type MOSFET) mit einer Graben-Gate-Struktur (Trench-Gate-Struktur) als Beispiel aufgezeigt. Alternativ kann die SiC-Halbleitervorrichtung einen vertikalen MOSFET des Speichertyps (storage vertical type MOSFET) mit einem Graben-Gate (Trench-Gate) aufweisen. Insbesondere kann bei SiC-Halbleitervorrichtung, die einen bei jeder der obigen Ausführungsformen beschriebenen Aufbau aufweist, ein n-Kanal auf der Innenwand des Grabens 6 gebildet werden, indem eine Dotierung mit n-leitenden Störstellen, wie beispielsweise Phosphor, mit einer Konzentration von beispielsweise 1,0 × 1016/cm3 nach dem Anrunden von inneren Ecken des Grabens 6 und dem Bilden des n+-leitenden Source-Bereichs 4 ausgeführt wird. Die n-Kanal-Schicht bildet einen Kanalbereich und wird derart ausgebildet, dass sie eine Dicke aufweist, die dazu ausgelegt ist, eine Normally-Off-Vorrichtung bereitzustellen. Im Graben 6 kann eine Dicke der auf dem Boden gebildeten n-Kanal-Schicht beispielsweise zwischen 0,3 und 1,0 μm liegen, wobei die Dicke der auf der Innenwand gebildeten n-Kanal-Schicht zwischen 0,1 und 0,3 μm liegen kann.
  • Bei jeder der obigen Ausführungsformen wird ein vertikaler n-Kanal-MOSFET, bei dem ein erster Leitfähigkeitstyp n-leitend und ein zweiter Leitfähigkeitstyp p-leitend ist, als Beispiel aufgezeigt. Alternativ kann die SiC-Halbleitervorrichtung einen vertikalen p-Kanal-MOSFET aufweisen, bei dem jedes Zusammensetzungselement einen Leitfähigkeitstyp entgegengesetzt zum vertikalen n-Kanal-MOSFET aufweist. Ferner wird ein vertikaler MOSFET mit einer Graben-Gate-Struktur als Beispiel aufgezeigt. Alternativ kann die SiC-Halbleitervorrichtung einen vertikalen IGBT mit der gleichen Graben-Gate-Struktur wie der vertikale MOSFET aufweisen. In diesem Fall wird das n+-leitende Substrat 1 bei jeder der obigen Ausführungsformen durch ein p-leitendes Substrat ersetzt und entsprechen der weitere Aufbau und das Fertigungsverfahren denjenigen der obigen Ausführungsformen.
  • Verschiedene Aspekte der obigen Ausführungsformen können in geeigneter Weise geändert werden. Die p+-leitende Kontaktschicht 5 wird beispielsweise gebildet, bevor der Graben 6 gebildet wird. Alternativ kann die p+-leitende Kontaktschicht 5 ebenso gebildet werden, nachdem der Graben 6 gebildet und abgerundet worden ist. Ferner wird ein durch thermische Oxidation gebildeter Oxidfilm als der Gate-Isolierfilm beschrieben. Alternativ kann ein Oxidfilm, der durch ein von einer thermischen Oxidation verschiedenes Verfahren gebildet wird, oder ein Nitridfilm ebenso als der Gate-Isolierfilm verwendet werden.
  • Obgleich die vorliegende Erfindung in Verbindung mit ihren bevorzugten Ausführungsformen beschrieben wurde, sollte wahrgenommen werden, dass sie nicht auf die bevorzugten Ausführungsformen und Konstruktionen beschränkt ist. Die Erfindung soll derart verstanden werden, dass sie verschiedene Modifikationen und äquivalente Anordnungen mit abdeckt. Ferner sollen zu den verschiedenen Kombinationen und Konfigurationen, die bevorzugt werden, weitere Kombinationen und Konfigurationen, die mehr, weniger oder nur ein einziges Element aufweisen, als mit im Schutzumfang der vorliegenden Erfindung beinhaltet verstanden werden.
  • Vorstehend wurde ein Verfahren zur Fertigung einer SiC-Halbleitervorrichtung offenbart.
  • Ein Verfahren zur Fertigung einer Halbleitervorrichtung weist die folgenden Schritte auf: Bilden einer Driftschicht 2 auf einem Substrat 1; Bilden einer Basisschicht 3 auf der Driftschicht 2; Bilden eines Grabens 6, um die Basisschicht 3 zu durchdringen und die Driftschicht 2 zu erreichen; Abrunden eines Schulterecks und eines Bodenecks des Grabens 6; Bedecken einer Innenwand des Grabens 6 mit einem organischen Film 21; Implantieren von Störstellen in einen Oberflächenabschnitt der Basisschicht 3; Bilden eines Source-Bereichs 4 durch eine Aktivierung der implantierten Störstellen; und Entfernen des organischen Films 21 nach dem Bilden des Source-Bereichs 4. Das Substrat 1, die Driftschicht 2, die Basisschicht 3 und der Source-Bereich 4 sind aus Siliciumcarbid aufgebaut, und das Implantieren und die Aktivierung der Störstellen werden unter der Bedingung ausgeführt, dass der Graben 6 mit dem organischen Film 21 bedeckt ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (8)

  1. Verfahren zur Fertigung einer Siliciumcarbid-Halbleitervorrichtung, die folgenden Schritte aufweisend: – Bilden einer Driftschicht (2) auf einem Substrat (1) eines ersten Leitfähigkeitstyps oder eines zweiten Leitfähigkeitstyps; – Bilden einer Basisschicht (3) auf der Driftschicht (2) oder in einem Oberflächenabschnitt der Driftschicht (2); – Bilden eines Grabens (6), um die Basisschicht (3) zu durchdringen und die Driftschicht (2) zu erreichen; – Abrunden eines Teils eines Schulterecks und eines Teils eines Bodenecks des Grabens (6); – Bedecken einer Innenwand des Grabens (6) mit einem organischen Film (21); – Implantieren von Störstellen des ersten Leitfähigkeitstyps in einen Oberflächenabschnitt der Basisschicht (3); – Bilden eines Source-Bereichs (4) durch eine Aktivierung der implantierten Störstellen im Oberflächenabschnitt der Basisschicht (3); – Entfernen des organischen Films (21) nach dem Bilden des Source-Bereichs (4); – Bilden eines Gate-Isolierfilms (7) auf der Innenwand des Grabens (6); – Bilden einer Gate-Elektrode (8) auf dem Gate-Isolierfilm (7) im Graben (6); – Bilden einer Source-Elektrode (9), so dass diese elektrisch mit dem Source-Bereich (4) und der Basisschicht (3) verbunden ist; und – Bilden einer Drain-Elektrode (11) auf einer Rückseite des Substrats (1), wobei – das Substrat (1) aus Siliciumcarbid aufgebaut ist, – die Driftschicht (2) aus Siliciumcarbid des ersten Leitfähigkeitstyps aufgebaut und so dotiert ist, dass sie eine geringere Störstellenkonzentration als das Substrat (1) aufweist, – die Basisschicht (3) aus Siliciumcarbid des zweiten Leitfähigkeitstyps aufgebaut ist, – das Schultereck des Grabens (6) an einer offenen Seite des Grabens (6) angeordnet ist, – das Implantieren der Störstellen unter der Bedingung ausgeführt wird, dass der Graben (6) mit dem organischen Film (21) bedeckt ist, – die Aktivierung der implantierten Störstellen unter der Bedingung ausgeführt wird, dass der Graben (6) mit dem organischen Film (21) bedeckt ist, und – der Source-Bereich (4) aus Siliciumcarbid des ersten Leitfähigkeitstyps aufgebaut und so dotiert ist, dass er eine höhere Störstellenkonzentration als die Driftschicht (2) aufweist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Abrunden mit Hilfe eines Wasserstoffätzverfahrens, eines Opferoxidationsverfahrens oder eines Trockenätzverfahrens ausgeführt wird.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Source-Elektrode (9) auf einem Zwischenschichtisolierfilm (10) gebildet wird, der auf der Gate-Elektrode (8) gebildet wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der organische Film (21) aus Photolack (21) aufgebaut ist.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass der Photolack (21) eine Viskosität von kleiner oder gleich 20 cp aufweist.
  6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass es ferner den folgenden Schritt aufweist: Ausführen einer Wärmebehandlung, um den Photolack (21) zu karbonisieren, bevor die Störstellen implantiert werden.
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Entfernen des organischen Films (21) mit Hilfe eines Nassoxidationsverfahrens, eines Trockenoxidationsverfahrens oder eines O2-Veraschungsverfahrens ausgeführt wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass – eine Oxidationstemperatur für den Fall, dass eine Oberfläche des Substrats (1) eine Si-Fläche ist, auf kleiner oder gleich 1000°C eingestellt wird; und – eine Oxidationstemperatur für den Fall, dass die Oberfläche des Substrats (1) eine C-Fläche ist, auf kleiner oder gleich 900°C eingestellt wird.
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