JP4179811B2 - 縦型ｍｏｓｆｅｔの製造方法 - Google Patents
縦型ｍｏｓｆｅｔの製造方法 Download PDFInfo
- Publication number
- JP4179811B2 JP4179811B2 JP2002175204A JP2002175204A JP4179811B2 JP 4179811 B2 JP4179811 B2 JP 4179811B2 JP 2002175204 A JP2002175204 A JP 2002175204A JP 2002175204 A JP2002175204 A JP 2002175204A JP 4179811 B2 JP4179811 B2 JP 4179811B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- region
- base region
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの構造は、電流経路が素子表面に対して水平方向か垂直方向により大別でき、前者を横型ＭＯＳＦＥＴ、後者を縦型ＭＯＳＦＥＴと呼んでいる。横型ＭＯＳＦＥＴは、全ての電極が素子表面に配列できるため集積化に適しており、集積回路の構成素子として使用される。これに対し、縦型ＭＯＳＦＥＴは、主電極の一方が半導体素子の裏面にあり、単位面積当たりの通電能力が優れているために、特に高電力を扱う個別素子として使用される。また、周波数特性に優れ、スイッチング速度が速く、かつ低電力で駆動できる特徴も有している。
【０００３】
従来のＵ字溝を有する縦型ＭＯＳＦＥＴ３１の構造を図３を参照して説明する。従来の縦型ＭＯＳＦＥＴ３１は、ｎ＋型の半導体基板３２の上にｎ−型のドレイン領域３３、ｐ型のベース領域３４、ｎ＋型のソース領域３５が、順次形成されている。さらには、Ｕ字溝３６がソース領域３５、ベース領域３４を貫通して、ドレイン領域３３に達する深さまで形成されている。また、Ｕ字溝３６内部には、シリコン酸化膜からなるゲート酸化膜３７が形成されており、ゲート酸化膜３７の上にはポリシリコンからなるゲート電極３８が形成されている。ゲート電極３８の上には、層間絶縁膜３９が形成されており、層間絶縁膜３９を含めたソース領域３５およびベース領域３４の表面には、オーミック接触により電気的接続するソース電極４０が形成され、半導体基板３２の裏面にはドレイン電極４１が形成されている。
【０００４】
このような縦型ＭＯＳＦＥＴ３１は、ゲート電極３８に電圧を印加してゲート酸化膜３７に電界を加えることにより、半導体基板３２上に形成されたＵ字溝３６の側壁近傍がチャネル領域となって、ソース電極４０とドレイン電極４１の間に電流が流れるようになっている。
【０００５】
次に、従来の縦型ＭＯＳＦＥＴの製造方法を図４（ａ）〜５（ｈ）を参照して説明する。先ず、図４（ａ）に示すように、ｎ＋型シリコンからなる半導体基板５１上に、エピタキシャル層５２を形成する。次に、エピタキシャル層５２上に熱酸化法によりシリコン酸化膜５３を形成し、更にその上にＣＶＤ法により酸化膜の成長を阻止するためのマスクとなるシリコン窒化膜５４を形成した後、フォトリソグラフィ法およびドライエッチング法により選択的にシリコン窒化膜５４、シリコン酸化膜５３及びエピタキシャル層５２をエッチングして垂直溝５５を形成する。
【０００６】
次に、図４（ｂ）に示すように、シリコン窒化膜５４をマスクとして垂直溝５５を高温で熱酸化することにより、垂直溝５５の内部にＬＯＣＯＳ酸化膜５６を形成する。このとき、垂直溝５５の内壁が、ＬＯＣＯＳ酸化膜５６により侵食されるので、溝の形状が変化してＵ字溝５７が形成される。
【０００７】
次に、図４（ｃ）に示すように、シリコン窒化膜５４をウェットエッチング法により全面除去し、ＬＯＣＯＳ酸化膜５６をマスクにしてｐ型不純物であるボロン（Ｂ＋）をイオン注入及び熱拡散してｐ型のベース領域５８を形成する。尚、ベース領域５８が形成された後のエピタキシャル層５２の残りの領域は、ｎ−型のドレイン領域５９となる。
【０００８】
次に、図４（ｄ）に示すように、ベース領域５８内にＬＯＣＯＳ酸化膜５６及びフォトリソグラフィ法により形成したレジスト膜６０でマスクして、ｎ+型不純物であるヒ素（Ａｓ−）をイオン注入し、レジスト膜６０を除去した後、熱拡散してｎ＋型のソース領域６１を形成する。
【０００９】
次に、図５（ｅ）に示すように、ウェットエッチング法により、ＬＯＣＯＳ酸化膜５６及びシリコン酸化膜５３を除去することによりベース領域５８、ソース領域６１及びＵ字溝５７の内面を露出させる。
【００１０】
次に、図５（ｆ）に示すように、ベース領域５８、ソース領域６１及びＵ字溝５７の内面に熱酸化法によりゲート酸化膜６２を形成する。さらにその上をＣＶＤ法によりポリシリコン膜を被覆し、フォトリソグラフィ法及びドライエッチング法によりＵ字溝５７とソース領域６１表面のポリシリコン膜を残してゲート電極６３を形成する。
【００１１】
次に、図５（ｇ）に示すように、エピタキシャル層５２の全面をＣＶＤ法により層間絶縁膜６４で被覆した後、ソース領域６１表面の一部及びベース領域５８表面が露出するように層間絶縁膜６４およびゲート酸化膜６２にコンタクト窓を形成する。
【００１２】
最後に、図５（ｈ）に示すように、エピタキシャル層５２の全面をスパッタ法によりアルミニウム膜で被覆した後、このアルミニウム膜をフォトリソグラフィ法及びドライエッチング法により選択的に除去して、ベース領域５８及びソース領域６１とオーミック接触により電気的に接続するソース電極６５を形成する。さらに、半導体基板５１の裏面に、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極６６を形成し、半導体基板５１とオーミック接触をとる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来技術には、以下のような問題があった。図６（ａ）、（ｂ）に示すように、エピタキシャル層５２にベース領域５８やソース領域６１を形成する際、ＬＯＣＯＳ酸化膜５６をマスクとして、ボロン（Ｂ＋）やヒ素（Ａｓ−）等の不純物をイオン注入及び熱拡散している。このとき、ＬＯＣＯＳ酸化膜５６は厚くかつ斜めに形成されているので、ベース領域５８及びソース領域６１のＬＯＣＯＳ酸化膜５６直下部５８ａ及び６１ａにおける不純物拡散は、シリコン酸化膜５３表面から浸入した不純物が、横方向に広がって拡散形成されることになる。従って、溝の側壁近傍のチャネル領域に不純物濃度のばらつきが生じやすく、種々の電気特性に影響を及ぼす。例えば、チャネル領域の電子密度が低下すると、キャリアの移動度が低下し、オン抵抗が上昇して電力損失が大きくなる等の問題が生じる。これにより、高耐圧及び低電力損失という縦型ＭＯＳＦＥＴの利点が損なわれる。
【００１４】
このチャネル領域における不純物濃度ばらつきを解消するために、溝に対して斜め方向から不純物をイオン注入する方法も考えられるが、格子状の溝に対し、上部４方向からのイオン注入が必要となり、多大な工数がかかるとともに制御も難しいという問題がある。
【００１５】
本発明は、上記の問題を解決するためになされたもので、その目的は、ベース領域及びソース領域を形成する際、注入される不純物濃度のばらつきを抑え、特性の安定した縦型ＭＯＳＦＥＴの製造方法を提供するものである。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１記載の縦型ＭＯＳＦＥＴの製造方法は、半導体基板上に所定膜厚の酸化膜を形成し、前記酸化膜をマスクとして前記半導体基板に垂直溝を形成し、前記垂直溝内及び所定の表面に形成されたレジスト膜をマスクとして、不純物のイオン注入、熱拡散を行なってベース領域、ソース領域を形成することを特徴とする。この方法により、イオン注入でベース領域、ソース領域を形成する際、不純物が深さ方向に均一に拡散できるので、溝の側壁近傍のチャネル領域に不純物の濃度ばらつきが生じることがない。
【００１７】
また、請求項２記載の発明は、請求項１記載の縦型ＭＯＳＦＥＴの製造方法であって、前記ベース領域を形成する際のマスクであるレジスト膜と、前記ソース領域を形成する際のマスクであるレジスト膜が、異なるレジスト膜であることを特徴とする。この方法により、マスクが容易にパターニングできて、微細加工に適するとともに、除去も容易である。
【００１８】
また、請求項３記載の発明は、請求項１または２に記載の縦型ＭＯＳＦＥＴの製造方法であって、前記ベース領域、ソース領域を形成した後に、前記垂直溝内にＬＯＣＯＳ酸化膜を形成することを特徴とする。この方法により、溝形状が垂直型からＵ字型に変わり、溝の開口部も滑らかになるので、溝の開口部に形成されるゲート酸化膜が薄くなることがない。従って、ゲート・ソース間の絶縁耐圧が低下することがない。
【００１９】
【発明の実施の形態】
次に本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の縦型ＭＯＳＦＥＴの製造方法を示す断面図である。
【００２０】
先ず、図１（ａ）に示すように、半導体基板１上に、エピタキシャル層２を形成する。次に、熱酸化法により、エピタキシャル層２の表面にシリコン酸化膜３を形成し、フォトリソグラフィ法およびドライエッチング法により選択的に、シリコン酸化膜３及びエピタキシャル層２をエッチングして垂直溝４を形成する。
【００２１】
次に、図１（ｂ）に示すように、レジストをエピタキシャル層２の全面に形成し、パターニングして、垂直溝４に埋め込んだレジスト膜５を形成する。
【００２２】
次に、図１（ｃ）に示すように、レジスト膜５をマスクとして、ボロン（Ｂ＋）をイオン注入した後、レジスト膜５を除去し、熱拡散してｐ型のベース領域６を形成する。尚、ベース領域６が形成された後のエピタキシャル層２の残りの領域は、ｎ−型のドレイン領域７となる。
【００２３】
次に、図１（ｄ）に示すように、再びレジストをエピタキシャル層２の全面に形成し、パターニングして、垂直溝４内及び所定の表面にレジスト膜８を形成する。このレジスト膜８をマスクとして、ベース領域６にヒ素（Ａｓ−）をイオン注入した後、レジスト膜８を除去し、熱拡散してｎ＋型のソース領域９を形成する。
【００２４】
次に、図２（ｅ）に示すように、エピタキシャル層２の全面に、ＣＶＤ法により酸化膜の成長を阻止するためのマスクとなるシリコン窒化膜１０を成長させた後、フォトリソグラフィ法およびドライエッチング法により選択的にシリコン窒化膜１０を、垂直溝４の部分をエッチングして除去する。
【００２５】
次に、図２（ｆ）に示すように、シリコン窒化膜１０をマスクとして、垂直溝４を熱酸化することによりＬＯＣＯＳ酸化膜１１を形成する。このとき、ＬＯＣＯＳ酸化膜１１で垂直溝４の内壁が侵食されることで溝の形状が、Ｕ字溝１２となる。
【００２６】
次に、図２（ｇ）に示すように、ウェットエッチング法により、シリコン窒化膜１０、ＬＯＣＯＳ酸化膜１１及びシリコン酸化膜３を除去することによりベース領域６、ソース領域９及びＵ字溝１２の内面を露出させる。さらに、このＵ字溝１２の内面及びベース領域６及びソース領域９上に熱酸化法によりゲート酸化膜１３を形成する。ここで、Ｕ字溝１２の開口部１２ａは滑らかとなるので、この部分にゲート酸化膜１３を形成しても膜厚が局所的に薄くなることがない。従って、ゲート酸化膜１３が破壊して、絶縁耐圧が低下することがない。さらに、エピタキシャル層２の全面をＣＶＤ法によりポリシリコン膜で被覆した後、フォトリソグラフィ法及びドライエッチング法によりソース領域９表面の一部及びＵ字溝１２内のポリシリコン膜を残してゲート電極１４を形成する。
【００２７】
次に、図２（ｈ）に示すように、エピタキシャル層４の全面をＣＶＤ法により層間絶縁膜１５で被覆した後、ソース領域９表面の一部及びベース領域６表面が露出するように層間絶縁膜１５およびゲート酸化膜１３にコンタクト窓を形成する。さらに、エピタキシャル層４の全面をスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法及びドライエッチング法により選択的に除去して、ベース領域６及びソース領域９とオーミック接触により電気的に接続するソース電極１６を形成する。さらに、半導体基板１の裏面には、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極１７を形成し、ｎ＋型半導体基板１とオーミック接触をとる。
【００２８】
このように、本実施例では、半導体基板上に垂直溝を形成し、垂直溝形状を保持した状態で不純物のイオン注入、熱拡散を行なってベース領域及びソース領域を形成するようにしたので、不純物濃度を安定してコントロールすることができる。また、ベース領域及びソース領域を形成した後、Ｕ字溝を形成するようにしたので、溝近傍のチャネル領域に不純物濃度のばらつきが生じることがなく、安定した電気特性が得られる。
【００２９】
本実施例では、半導体基板上にエピタキシャル層を成長させた後、ベース領域及びソース領域を形成する例について説明したが、半導体基板に直接、各領域を形成するようにしてもよい。また、酸化膜を熱酸化により形成したが、ＣＶＤ法等により形成することもできる。また、ｎチャネル型のみならず、ｐチャネル型であってもよい。
【００３０】
【発明の効果】
以上説明したように、本発明の縦型ＭＯＳＦＥＴの製造方法によれば、垂直溝を形成した後、レジストをマスクとしてソース領域、ベース領域を形成するようにしたので、横方向の不純物層の濃度ばらつきがなくなる。また、ソース領域、ベース領域を形成した後、ＬＯＣＯＳ酸化膜を形成するようにしたので、溝形状がＵ字型になり、溝開口部のゲート酸化膜が薄くなることがなく、絶縁耐圧が低下することがない。
【図面の簡単な説明】
【図１】 本発明の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図２】 本発明の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図３】 従来の縦型ＭＯＳＦＥＴの構造を示す断面図
【図４】 従来の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図５】 従来の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図６】 従来の縦型ＭＯＳＦＥＴの問題点を示す断面図
【符号の説明】
１ 半導体基板
２ エピタキシャル層
３ シリコン酸化膜
４ 垂直溝
５ レジスト膜
６ ベース領域
７ ドレイン領域
８ レジスト膜
９ ソース領域
１０ シリコン窒化膜
１１ ＬＯＣＯＳ酸化膜
１２ Ｕ字溝
１３ ゲート酸化膜
１４ ゲート電極
１５ 層間絶縁膜
１６ ソース電極
３１ 従来の縦型ＭＯＳＦＥＴ
３２ 半導体基板
３３ドレイン領域
３４ ベース領域
３５ ソース領域
３６ Ｕ字溝
３７ ゲート酸化膜
３８ ゲート電極
３９ 層間絶縁膜
４０ ソース電極
５１ 半導体基板
５２ エピタキシャル層
５３ シリコン酸化膜
５４ シリコン窒化膜
５５ 垂直溝
５６ ＬＯＣＯＳ酸化膜
５７ Ｕ字溝
５８ ベース領域
５９ ドレイン領域
６０ レジスト膜
６１ ソース領域
６２ ゲート酸化膜
６３ ゲート電極
６４ 層間絶縁膜
６５ ソース電極
６６ ドレイン電極
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴの構造は、電流経路が素子表面に対して水平方向か垂直方向により大別でき、前者を横型ＭＯＳＦＥＴ、後者を縦型ＭＯＳＦＥＴと呼んでいる。横型ＭＯＳＦＥＴは、全ての電極が素子表面に配列できるため集積化に適しており、集積回路の構成素子として使用される。これに対し、縦型ＭＯＳＦＥＴは、主電極の一方が半導体素子の裏面にあり、単位面積当たりの通電能力が優れているために、特に高電力を扱う個別素子として使用される。また、周波数特性に優れ、スイッチング速度が速く、かつ低電力で駆動できる特徴も有している。
【０００３】
従来のＵ字溝を有する縦型ＭＯＳＦＥＴ３１の構造を図３を参照して説明する。従来の縦型ＭＯＳＦＥＴ３１は、ｎ＋型の半導体基板３２の上にｎ−型のドレイン領域３３、ｐ型のベース領域３４、ｎ＋型のソース領域３５が、順次形成されている。さらには、Ｕ字溝３６がソース領域３５、ベース領域３４を貫通して、ドレイン領域３３に達する深さまで形成されている。また、Ｕ字溝３６内部には、シリコン酸化膜からなるゲート酸化膜３７が形成されており、ゲート酸化膜３７の上にはポリシリコンからなるゲート電極３８が形成されている。ゲート電極３８の上には、層間絶縁膜３９が形成されており、層間絶縁膜３９を含めたソース領域３５およびベース領域３４の表面には、オーミック接触により電気的接続するソース電極４０が形成され、半導体基板３２の裏面にはドレイン電極４１が形成されている。
【０００４】
このような縦型ＭＯＳＦＥＴ３１は、ゲート電極３８に電圧を印加してゲート酸化膜３７に電界を加えることにより、半導体基板３２上に形成されたＵ字溝３６の側壁近傍がチャネル領域となって、ソース電極４０とドレイン電極４１の間に電流が流れるようになっている。
【０００５】
次に、従来の縦型ＭＯＳＦＥＴの製造方法を図４（ａ）〜５（ｈ）を参照して説明する。先ず、図４（ａ）に示すように、ｎ＋型シリコンからなる半導体基板５１上に、エピタキシャル層５２を形成する。次に、エピタキシャル層５２上に熱酸化法によりシリコン酸化膜５３を形成し、更にその上にＣＶＤ法により酸化膜の成長を阻止するためのマスクとなるシリコン窒化膜５４を形成した後、フォトリソグラフィ法およびドライエッチング法により選択的にシリコン窒化膜５４、シリコン酸化膜５３及びエピタキシャル層５２をエッチングして垂直溝５５を形成する。
【０００６】
次に、図４（ｂ）に示すように、シリコン窒化膜５４をマスクとして垂直溝５５を高温で熱酸化することにより、垂直溝５５の内部にＬＯＣＯＳ酸化膜５６を形成する。このとき、垂直溝５５の内壁が、ＬＯＣＯＳ酸化膜５６により侵食されるので、溝の形状が変化してＵ字溝５７が形成される。
【０００７】
次に、図４（ｃ）に示すように、シリコン窒化膜５４をウェットエッチング法により全面除去し、ＬＯＣＯＳ酸化膜５６をマスクにしてｐ型不純物であるボロン（Ｂ＋）をイオン注入及び熱拡散してｐ型のベース領域５８を形成する。尚、ベース領域５８が形成された後のエピタキシャル層５２の残りの領域は、ｎ−型のドレイン領域５９となる。
【０００８】
次に、図４（ｄ）に示すように、ベース領域５８内にＬＯＣＯＳ酸化膜５６及びフォトリソグラフィ法により形成したレジスト膜６０でマスクして、ｎ+型不純物であるヒ素（Ａｓ−）をイオン注入し、レジスト膜６０を除去した後、熱拡散してｎ＋型のソース領域６１を形成する。
【０００９】
次に、図５（ｅ）に示すように、ウェットエッチング法により、ＬＯＣＯＳ酸化膜５６及びシリコン酸化膜５３を除去することによりベース領域５８、ソース領域６１及びＵ字溝５７の内面を露出させる。
【００１０】
次に、図５（ｆ）に示すように、ベース領域５８、ソース領域６１及びＵ字溝５７の内面に熱酸化法によりゲート酸化膜６２を形成する。さらにその上をＣＶＤ法によりポリシリコン膜を被覆し、フォトリソグラフィ法及びドライエッチング法によりＵ字溝５７とソース領域６１表面のポリシリコン膜を残してゲート電極６３を形成する。
【００１１】
次に、図５（ｇ）に示すように、エピタキシャル層５２の全面をＣＶＤ法により層間絶縁膜６４で被覆した後、ソース領域６１表面の一部及びベース領域５８表面が露出するように層間絶縁膜６４およびゲート酸化膜６２にコンタクト窓を形成する。
【００１２】
最後に、図５（ｈ）に示すように、エピタキシャル層５２の全面をスパッタ法によりアルミニウム膜で被覆した後、このアルミニウム膜をフォトリソグラフィ法及びドライエッチング法により選択的に除去して、ベース領域５８及びソース領域６１とオーミック接触により電気的に接続するソース電極６５を形成する。さらに、半導体基板５１の裏面に、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極６６を形成し、半導体基板５１とオーミック接触をとる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来技術には、以下のような問題があった。図６（ａ）、（ｂ）に示すように、エピタキシャル層５２にベース領域５８やソース領域６１を形成する際、ＬＯＣＯＳ酸化膜５６をマスクとして、ボロン（Ｂ＋）やヒ素（Ａｓ−）等の不純物をイオン注入及び熱拡散している。このとき、ＬＯＣＯＳ酸化膜５６は厚くかつ斜めに形成されているので、ベース領域５８及びソース領域６１のＬＯＣＯＳ酸化膜５６直下部５８ａ及び６１ａにおける不純物拡散は、シリコン酸化膜５３表面から浸入した不純物が、横方向に広がって拡散形成されることになる。従って、溝の側壁近傍のチャネル領域に不純物濃度のばらつきが生じやすく、種々の電気特性に影響を及ぼす。例えば、チャネル領域の電子密度が低下すると、キャリアの移動度が低下し、オン抵抗が上昇して電力損失が大きくなる等の問題が生じる。これにより、高耐圧及び低電力損失という縦型ＭＯＳＦＥＴの利点が損なわれる。
【００１４】
このチャネル領域における不純物濃度ばらつきを解消するために、溝に対して斜め方向から不純物をイオン注入する方法も考えられるが、格子状の溝に対し、上部４方向からのイオン注入が必要となり、多大な工数がかかるとともに制御も難しいという問題がある。
【００１５】
本発明は、上記の問題を解決するためになされたもので、その目的は、ベース領域及びソース領域を形成する際、注入される不純物濃度のばらつきを抑え、特性の安定した縦型ＭＯＳＦＥＴの製造方法を提供するものである。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１記載の縦型ＭＯＳＦＥＴの製造方法は、半導体基板上に所定膜厚の酸化膜を形成し、前記酸化膜をマスクとして前記半導体基板に垂直溝を形成し、前記垂直溝内及び所定の表面に形成されたレジスト膜をマスクとして、不純物のイオン注入、熱拡散を行なってベース領域、ソース領域を形成することを特徴とする。この方法により、イオン注入でベース領域、ソース領域を形成する際、不純物が深さ方向に均一に拡散できるので、溝の側壁近傍のチャネル領域に不純物の濃度ばらつきが生じることがない。
【００１７】
また、請求項２記載の発明は、請求項１記載の縦型ＭＯＳＦＥＴの製造方法であって、前記ベース領域を形成する際のマスクであるレジスト膜と、前記ソース領域を形成する際のマスクであるレジスト膜が、異なるレジスト膜であることを特徴とする。この方法により、マスクが容易にパターニングできて、微細加工に適するとともに、除去も容易である。
【００１８】
また、請求項３記載の発明は、請求項１または２に記載の縦型ＭＯＳＦＥＴの製造方法であって、前記ベース領域、ソース領域を形成した後に、前記垂直溝内にＬＯＣＯＳ酸化膜を形成することを特徴とする。この方法により、溝形状が垂直型からＵ字型に変わり、溝の開口部も滑らかになるので、溝の開口部に形成されるゲート酸化膜が薄くなることがない。従って、ゲート・ソース間の絶縁耐圧が低下することがない。
【００１９】
【発明の実施の形態】
次に本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の縦型ＭＯＳＦＥＴの製造方法を示す断面図である。
【００２０】
先ず、図１（ａ）に示すように、半導体基板１上に、エピタキシャル層２を形成する。次に、熱酸化法により、エピタキシャル層２の表面にシリコン酸化膜３を形成し、フォトリソグラフィ法およびドライエッチング法により選択的に、シリコン酸化膜３及びエピタキシャル層２をエッチングして垂直溝４を形成する。
【００２１】
次に、図１（ｂ）に示すように、レジストをエピタキシャル層２の全面に形成し、パターニングして、垂直溝４に埋め込んだレジスト膜５を形成する。
【００２２】
次に、図１（ｃ）に示すように、レジスト膜５をマスクとして、ボロン（Ｂ＋）をイオン注入した後、レジスト膜５を除去し、熱拡散してｐ型のベース領域６を形成する。尚、ベース領域６が形成された後のエピタキシャル層２の残りの領域は、ｎ−型のドレイン領域７となる。
【００２３】
次に、図１（ｄ）に示すように、再びレジストをエピタキシャル層２の全面に形成し、パターニングして、垂直溝４内及び所定の表面にレジスト膜８を形成する。このレジスト膜８をマスクとして、ベース領域６にヒ素（Ａｓ−）をイオン注入した後、レジスト膜８を除去し、熱拡散してｎ＋型のソース領域９を形成する。
【００２４】
次に、図２（ｅ）に示すように、エピタキシャル層２の全面に、ＣＶＤ法により酸化膜の成長を阻止するためのマスクとなるシリコン窒化膜１０を成長させた後、フォトリソグラフィ法およびドライエッチング法により選択的にシリコン窒化膜１０を、垂直溝４の部分をエッチングして除去する。
【００２５】
次に、図２（ｆ）に示すように、シリコン窒化膜１０をマスクとして、垂直溝４を熱酸化することによりＬＯＣＯＳ酸化膜１１を形成する。このとき、ＬＯＣＯＳ酸化膜１１で垂直溝４の内壁が侵食されることで溝の形状が、Ｕ字溝１２となる。
【００２６】
次に、図２（ｇ）に示すように、ウェットエッチング法により、シリコン窒化膜１０、ＬＯＣＯＳ酸化膜１１及びシリコン酸化膜３を除去することによりベース領域６、ソース領域９及びＵ字溝１２の内面を露出させる。さらに、このＵ字溝１２の内面及びベース領域６及びソース領域９上に熱酸化法によりゲート酸化膜１３を形成する。ここで、Ｕ字溝１２の開口部１２ａは滑らかとなるので、この部分にゲート酸化膜１３を形成しても膜厚が局所的に薄くなることがない。従って、ゲート酸化膜１３が破壊して、絶縁耐圧が低下することがない。さらに、エピタキシャル層２の全面をＣＶＤ法によりポリシリコン膜で被覆した後、フォトリソグラフィ法及びドライエッチング法によりソース領域９表面の一部及びＵ字溝１２内のポリシリコン膜を残してゲート電極１４を形成する。
【００２７】
次に、図２（ｈ）に示すように、エピタキシャル層４の全面をＣＶＤ法により層間絶縁膜１５で被覆した後、ソース領域９表面の一部及びベース領域６表面が露出するように層間絶縁膜１５およびゲート酸化膜１３にコンタクト窓を形成する。さらに、エピタキシャル層４の全面をスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法及びドライエッチング法により選択的に除去して、ベース領域６及びソース領域９とオーミック接触により電気的に接続するソース電極１６を形成する。さらに、半導体基板１の裏面には、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極１７を形成し、ｎ＋型半導体基板１とオーミック接触をとる。
【００２８】
このように、本実施例では、半導体基板上に垂直溝を形成し、垂直溝形状を保持した状態で不純物のイオン注入、熱拡散を行なってベース領域及びソース領域を形成するようにしたので、不純物濃度を安定してコントロールすることができる。また、ベース領域及びソース領域を形成した後、Ｕ字溝を形成するようにしたので、溝近傍のチャネル領域に不純物濃度のばらつきが生じることがなく、安定した電気特性が得られる。
【００２９】
本実施例では、半導体基板上にエピタキシャル層を成長させた後、ベース領域及びソース領域を形成する例について説明したが、半導体基板に直接、各領域を形成するようにしてもよい。また、酸化膜を熱酸化により形成したが、ＣＶＤ法等により形成することもできる。また、ｎチャネル型のみならず、ｐチャネル型であってもよい。
【００３０】
【発明の効果】
以上説明したように、本発明の縦型ＭＯＳＦＥＴの製造方法によれば、垂直溝を形成した後、レジストをマスクとしてソース領域、ベース領域を形成するようにしたので、横方向の不純物層の濃度ばらつきがなくなる。また、ソース領域、ベース領域を形成した後、ＬＯＣＯＳ酸化膜を形成するようにしたので、溝形状がＵ字型になり、溝開口部のゲート酸化膜が薄くなることがなく、絶縁耐圧が低下することがない。
【図面の簡単な説明】
【図１】 本発明の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図２】 本発明の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図３】 従来の縦型ＭＯＳＦＥＴの構造を示す断面図
【図４】 従来の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図５】 従来の縦型ＭＯＳＦＥＴの製造方法を示す断面図
【図６】 従来の縦型ＭＯＳＦＥＴの問題点を示す断面図
【符号の説明】
１ 半導体基板
２ エピタキシャル層
３ シリコン酸化膜
４ 垂直溝
５ レジスト膜
６ ベース領域
７ ドレイン領域
８ レジスト膜
９ ソース領域
１０ シリコン窒化膜
１１ ＬＯＣＯＳ酸化膜
１２ Ｕ字溝
１３ ゲート酸化膜
１４ ゲート電極
１５ 層間絶縁膜
１６ ソース電極
３１ 従来の縦型ＭＯＳＦＥＴ
３２ 半導体基板
３３ドレイン領域
３４ ベース領域
３５ ソース領域
３６ Ｕ字溝
３７ ゲート酸化膜
３８ ゲート電極
３９ 層間絶縁膜
４０ ソース電極
５１ 半導体基板
５２ エピタキシャル層
５３ シリコン酸化膜
５４ シリコン窒化膜
５５ 垂直溝
５６ ＬＯＣＯＳ酸化膜
５７ Ｕ字溝
５８ ベース領域
５９ ドレイン領域
６０ レジスト膜
６１ ソース領域
６２ ゲート酸化膜
６３ ゲート電極
６４ 層間絶縁膜
６５ ソース電極
６６ ドレイン電極
Claims (3)
- 半導体基板上に所定膜厚の酸化膜を形成し、前記酸化膜をマスクとして前記半導体基板に垂直溝を形成し、前記垂直溝内及び所定の表面に形成されたレジスト膜をマスクとして、不純物のイオン注入、熱拡散を行なってベース領域、ソース領域を形成することを特徴とする縦型ＭＯＳＦＥＴの製造方法。
- 前記ベース領域を形成する際のマスクであるレジスト膜と、前記ソース領域を形成する際のマスクであるレジスト膜が、異なるレジスト膜であることを特徴とする請求項１記載の縦型ＭＯＳＦＥＴの製造方法。
- 前記ベース領域、ソース領域を形成した後に、前記垂直溝内にＬＯＣＯＳ酸化膜を形成することを特徴とする請求項１または２に記載の縦型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002175204A JP4179811B2 (ja) | 2002-06-17 | 2002-06-17 | 縦型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002175204A JP4179811B2 (ja) | 2002-06-17 | 2002-06-17 | 縦型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022771A JP2004022771A (ja) | 2004-01-22 |
| JP4179811B2 true JP4179811B2 (ja) | 2008-11-12 |
Family
ID=31173926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002175204A Expired - Fee Related JP4179811B2 (ja) | 2002-06-17 | 2002-06-17 | 縦型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4179811B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5500002B2 (ja) * | 2010-08-31 | 2014-05-21 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
-
2002
- 2002-06-17 JP JP2002175204A patent/JP4179811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004022771A (ja) | 2004-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6872611B2 (en) | Method of manufacturing transistor | |
| US6498071B2 (en) | Manufacture of trench-gate semiconductor devices | |
| JP4184270B2 (ja) | トレンチゲートｍｏｓｆｅｔにおける端部終端 | |
| JP3915180B2 (ja) | トレンチ型ｍｏｓ半導体装置およびその製造方法 | |
| JP2002299619A (ja) | 半導体装置およびその製造方法 | |
| JPH11103056A (ja) | 横型ｍｏｓ素子を含む半導体装置 | |
| JP4261335B2 (ja) | トレンチゲート半導体デバイスの製造 | |
| US20070215914A1 (en) | Power semiconductor device having improved performance and method | |
| JP2003158178A (ja) | 半導体装置およびその製造方法 | |
| JP2005520319A (ja) | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 | |
| JPH11238877A (ja) | 縦型ｍｉｓｆｅｔ及びその製造方法 | |
| JP2001127285A (ja) | 縦型電界効果トランジスタ | |
| JPH09129868A (ja) | 半導体装置及びその製造方法 | |
| JP4179811B2 (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPH10335660A (ja) | 半導体装置およびその製造方法 | |
| US6878997B2 (en) | Compensation component and method for fabricating the component | |
| JP2006332232A (ja) | 半導体装置およびその製造方法 | |
| JP2002094061A (ja) | 半導体装置及びその製造方法 | |
| JPH0923000A (ja) | 半導体装置の製造方法 | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JP2004063918A (ja) | 横型ｍｏｓトランジスタ | |
| JP3714396B2 (ja) | 半導体装置の製造方法 | |
| US6541318B2 (en) | Manufacturing process of a high integration density power MOS device | |
| US6417050B1 (en) | Semiconductor component and method of manufacture | |
| KR100524884B1 (ko) | 트랜치 게이트 구조를 갖는 전력 모스펫 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050119 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050511 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050518 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070703 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071029 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080714 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080826 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |