JP2002094061A

JP2002094061A - 半導体装置及びその製造方法

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Publication number: JP2002094061A
Application number: JP2000279355A
Authority: JP
Inventors: Kazutoshi Nakamura; 和敏中村; Norio Yasuhara; 紀夫安原; Yusuke Kawaguchi; 雄介川口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-14
Filing date: 2000-09-14
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】帰還容量を低減したトレンチＭＯＳの新規構
造と製造方法を提供することである。【解決手段】第１導電型半導体基板１または第１導電
型半導体層２の表面に形成された第２導電型ベース層３
と、この第２導電型ベース層３の表面に選択的に形成さ
れた第１導電型ソース層８と、前記第１導電型ソース層
８を突き抜けて前記第２導電型ベース層３に達するトレ
ンチ溝４と、このトレンチ溝４の内側壁面にゲート酸化
膜５を介して、夫々、形成された第１及び第２ゲート電
極６と、前記第１及び第２ゲート電極間に形成された絶
縁膜１０と、前記トレンチ溝４と前記第１導電型半導体
基板１または前記第１導電型半導体層２間に両者に接触
して設けられた第１導電型電界緩和層７とを有し、チャ
ネルが前記トレンチ溝４の深さ方向となる縦方向に配設
され、第２導電型ベース層３の接合深さが前記トレンチ
溝４より深い構成にされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速スイッチング
用デバイス、並びにパワー用デバイスとして使用される
半導体装置およびその製造方法に関し、特に、トレンチ
溝側面をゲートとした縦型電界効果トランジスタおよび
その製造方法に関する。

【０００２】

【従来の技術】従来、Ｕ溝を有した縦型電界効果トラン
ジスタ（以下、トレンチＭＯＳと称する）は、自動車や
ＯＡ機器等のモータ制御分野、ＤＣ／ＤＣコンバータな
どのスイッチング電源等種々の分野で用いられている。
また、トレンチＭＯＳは、オン抵抗を低減するために、
半導体基板表面に溝が形成されており、この溝の側面が
チャネル領域として働くことで、単位面積あたりのチャ
ネル幅が大きくなり、高い駆動能力を実現している。

【０００３】図１５は、従来のトレンチＭＯＳを模式的
に示す断面図である。ここでは、簡単化のために、ｎチ
ャネル型について説明するが、ｐ型とｎ型とを逆転すれ
ば、ｐチャネルでも同様である。

【０００４】即ち、図に示すように、ｎ+型半導体基板
１０１上面に、エピタキシャル成長技術によってｎ^-型
半導体層１０２が形成される。このｎ^-型半導体層１０
２に、イオン注入等で、順次、拡散層を形成して、ｐ型
ベース層１０３、ｎ⁺型ソース層１０８及びｎ⁺型ソース
層１０８間にｐ⁺型ベースコンタクト層１０９を夫々形
成する。

【０００５】その後、フォトリソグラフィにより位置決
めし、リアクティブイオンエッチング(以下、ＲＩＥと
称する)等により垂直にエッチングしてトレンチ溝１０
４を前記ｎ―型半導体層１０２内に達する深さに形成す
る。

【０００６】この後、熱酸化によって前記トレンチ溝２
４の側壁及び底部のシリコンを酸化して薄いゲート酸化
膜１０５を形成する。

【０００７】その後、前記トレンチ溝２４内にポリシリ
コンを堆積して、これをエッチバックにより平坦化し、
ゲート電極１０６を形成する。

【０００８】更に、このゲート電極１０６のポリシリコ
ン上に、ＬＰＣＶＤ等で層間絶縁膜を形成し、フォトリ
ソグラフィにより位置決めし、前記層間絶縁膜の所定部
分をエッチングして、最後にアルミニウム（Ａｌ）をス
パッタリング等により堆積し、ソース電極１１２を形成
する。一方、前記ｎ+型半導体基板１０１下面には、ド
レイン電極１１１を形成している。

【０００９】

【発明が解決しようとする課題】上記従来のトレンチＭ
ＯＳでは、ゲート電極１０６とドレイン（ｎ^-型半導体
層）１０２がトレンチ溝１０４の底部の薄いゲート酸化
膜１０５を介して対向しているため、帰還容量（ゲート
・ドレイン間容量Ｃｇｄ）が大きい。しかも、電流が流
れるためには、前記トレンチ溝１０４が、前記ｐ型ベー
ス層１０３を突き抜けなければならず、プロセス変動を
考慮し、前記トレンチ溝１０４の深さは、前記ｐ型ベー
ス層１０３に対して十分深めに設定している。

【００１０】従って、前記トレンチ溝１０４の底面だけ
でなく突き出した側壁の部分も帰還容量となる。この帰
還容量は、高速動作に影響を与えるパラメータであると
一般的に知られている。

【００１１】そのため、従来のトレンチＭＯＳでは、帰
還容量が大きく、高速動作させるとスイッチング損失が
大きくなるという問題を有していた。

【００１２】本発明は、上記課題に鑑みなされたもの
で、目的とするところは、帰還容量を低減したトレンチ
ＭＯＳとその製造方法を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係わる半導体装置は、第１導電型半導体基
板または第１導電型半導体層の表面に形成された第２導
電型ベース層と、前記第２導電型ベース層の表面に選択
的に形成された第１導電型第１ソース層と、さらに前記
第１導電型第１ソース層を突き抜けて前記第２導電型ベ
ース層に達するトレンチ溝と、前記トレンチ溝の内側壁
面にゲート酸化膜を介して、夫々、形成された第１及び
第２のゲート電極とを有し、チャネルが前記トレンチ溝
の深さ方向となる縦方向に配設され、前記第１ゲート電
極と第２ゲート電極との間に絶縁膜を有していることを
特徴としている。

【００１４】この構成によれば、トレンチ溝の側壁部分
におけるゲート・ドレイン間の対向面積を減らすことが
でき、言い換えれば帰還容量を低減することができる。

【００１５】また、第２導電型ベース層間の間隔を広く
することができるため、オン時の第２導電型ベース層か
ら伸びる空乏層によるＪＦＥＴ効果を抑制することがで
き、オン抵抗を低く保つことができる。

【００１６】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態と称する）を説明する。

【００１７】（第１の実施形態）図２は、本発明の第１
の実施形態に係わるトレンチＭＯＳの構成を示す平面図
である。図１は、図２の平面図のＸ−Ｘ’における断面
図である。ここでは、第１導電型としてｎ型、第２導電
型をｐ型とするが、ｎ型とＰ型を逆にしても良いことは
勿論である。

【００１８】図１及び図２に示すように、本実施形態の
トレンチＭＯＳでは、ｎ⁺半導体基板１の上面に、エピ
タキシャル成長によりｎ^-型半導体層２が形成され、こ
のｎ^-型半導体層２表面上にｐ型ベース層３が形成さ
れ、このｐ型ベース層３表面にｎ ⁺型ソース層８が形成
されている。このｎ⁺型ソース層８間の前記ｐ型ベース
層３表面には、ｐ⁺型ベースコンタクト層９が形成され
ている。

【００１９】更に、断面Ｕ字形のトレンチ溝４が前記ｎ
⁺型ソース層８を突き抜け、かつ前記ｐ型ベース層３の
接合深さよりも浅く形成されている。

【００２０】また、このトレンチ溝４の内部側壁面に
は、ゲート酸化膜５を介して２つの第１及び第２ゲート
電極６が、夫々、形成されている。

【００２１】そして、前記２つのゲート電極６直下を含
む前記トレンチ溝４底部と前記ｎ^-型半導体層２との間
に、前記トレンチ溝４底部と前記ｎ^-型半導体層２とに
接触して、前記ｎ⁺型電界緩和層７が形成されている。
このｎ型電界緩和層７は、前記ゲート電極６とドレイン
間の耐圧を保持するために、完全に空乏化する必要があ
り、正味のドーズ量は、４×１０¹²cm^-2以下であること
が望ましい。そして、前記ｎ⁺型電界緩和層７により、
前記ｐ型ベース層３の接合は、前記トレンチ溝４の深さ
よりも深い位置に存在することになる。

【００２２】前記トレンチ溝４の内部及びその周辺部
は、層間絶縁膜１０で覆われ、前記ｎ ⁺型ソース層８及
び前記ｐ⁺型ベースコンタクト層９に跨って、アルミニ
ウム（Ａｌ）からなるソース電極１２が形成されてい
る。一方、前記ｎ⁺型半導体基板１の下面にドレイン電
極が形成されている。なお、図２に示すように、前記ト
レンチ溝４、前記ゲート電極６、前記ｎ⁺型ソース層８
及び前記ｐ⁺型ベースコンタクト層９は、各々、ストラ
イプ状の平面形状に形成されている。

【００２３】このような構成によれば、トレンチ溝４の
側壁部分におけるゲート・ドレイン間の対向面積を減ら
すことができ、言い換えれば帰還容量を低減することが
できる。

【００２４】また、ｐ型ベース層間３の間隔を広くする
ことができるため、オン時のＰ型ベース層３から伸びる
空乏層によるＪＦＥＴ効果を抑制することができ、オン
抵抗を低く保つことができる。

【００２５】（第２の実施形態）図３は、本発明の第２
の実施形態に係わるトレンチＭＯＳの主要部の構成を示
す断面図である。図４は、図３における丸で囲んだＡ領
域を拡大して示す断面図である。図において、上記第１
の実施形態と同一構成部分及び類似構成部分には、同一
符号を付して説明を省略し、且つ相違する部分について
詳細を説明する。

【００２６】本実施形態が、上記第１の実施形態と異な
る点は、以下である。前述したとおり、前記トレンチ溝
４を前記Ｐ型ベース層３の接合深さよりも浅くすること
で、前記トレンチ溝４の側壁部分におけるゲート・ドレ
イン間の対向面積を減らすことができるが、前記ゲート
電極６の底面部分におけるゲート・ドレイン間の容量を
減らすことはできない。

【００２７】このゲート電極６の底面部分の容量を減ら
す代表的な方法として、前記ゲート電極６の厚さを薄く
することがあげられる。しかし、前記ゲート電極６の厚
さを薄くするとゲート抵抗を悪くすることになり、得策
ではない。

【００２８】そこで、本実施形態では、図４に拡大して
示すように、前記ゲート電極１６端下のゲート酸化膜１
５を、それ以外の部分より厚くすることで容量を減らす
ことができる。

【００２９】（第３の実施形態）図５は、本発明の第３
の実施形態に係わるトレンチＭＯＳを模式的に示す断面
図である。図において、上記実施形態と同一構成部分及
び類似構成部分には、同一符号を付して説明を省略し、
且つ相違する部分について詳細を説明する。

【００３０】本実施形態が上記実施形態と異なる点は、
ｐ⁺型ベースコンタクト層１９を前記ｎ⁺型ソース層８よ
りも深く形成している点である。

【００３１】このような構成とすることにより、前記ｎ
⁺型ソース層８と前記ｐ型ベース層３と前記ｎ^-型半導体
層２からなる寄生ＮＰＮトランジスタのベース抵抗を減
らすことができる。そのため、この寄生ＮＰＮトランジ
スタが活性化し難くなり、アバランシェ耐量を向上でき
る。

【００３２】この構造のトレンチＭＯＳは、層間絶縁膜
を形成した後、ソース電極のコンタクト形成時に、前記
層間絶縁膜及びシリコン表面をＲＩＥ等によりエッチン
グし、次にボロンをインプラして、前記ｐ⁺型ベースコ
ンタクト層を形成することにより簡単に得られる。

【００３３】なお、本発明の構造にすると、従来構造に
比べセルピッチが大きくなり、ＲｏｎＡ(オン抵抗＊Ｆ
ＥＴ面積)が劣下するという危惧がある。図６は、従来
構造におけるセル密度とＲｏｎ（オン抵抗）とＣｇｄ
(ゲート・ドレイン間容量)との関係を示したものであ
る。セル密度が大きくなるとセル密度に比例してＣｇｄ
は大きくなる。これは単純にゲート−ドレイン間の対向
面積が増えるためである。Ｒｏｎはセル密度が高くなる
と低下するが、セル密度が十分高くなると飽和傾向を示
す。これは、次の理由からである。図１５に示すよう
に、トレンチＭＯＳの抵抗成分は主にチャネル抵抗(Ｒ
ｏｎ)、ゲート電極１０６とｎ^-型半導体層１０２の重な
り領域で形成される蓄積層の抵抗（Ｒａｃ）、ｎ^-型半
導体層１０２の抵抗(Ｒｅｐｉ)の３つよりなる。

【００３４】セル密度をあげることは、チャネル幅を大
きくし、チャネル抵抗、蓄積層の抵抗を小さくすること
につながる。セル密度をあげるとこれら２つの抵抗成分
は小さくなるが、ｎ^-型半導体層１０２の抵抗は変わら
ない。

【００３５】したがって、最終的に、ｎ^-型半導体層１
０２の抵抗が大きく見える領域では飽和傾向を示す。つ
まり、セル密度をあげてもＲｏｎはさほど変わらず、Ｃ
ｇｄだけが大きくなる領域が存在し、この領域ではＣｇ
ｄを劣下させるだけでセル密度を高くしないほうがい
い。ＲｏｎとＣｇｄの両方の観点からすれば、セル密度
は大きいければ大きいほど特性がすぐれているというわ
けではなく、セル密度の最適値が存在する。従来構造に
おいて、一般的に高速動作用のトレンチＭＯＳは、低オ
ン抵抗用のトレンチＭＯＳに比べセルピッチを大きくす
る。したがって、セルピッチを大きくした分だけトレン
チ溝の幅を広くすれば、高速動作用のトレンチＭＯＳに
比べさほどＲｏｎＡは劣下しない。

【００３６】（第４の実施形態）次に、図７乃至図１４
を用いて、本発明のトレンチＭＯＳに係わる製造方法を
説明する。図７乃至図１４は、本発明のトレンチＭＯＳ
の製造工程を示す工程断面図である。

【００３７】まず、図７に示すように、ｎ⁺型半導体基
板１上面にエピタキシャル成長したｎ^-型半導体層２を
形成し、そこにボロンをインプラし、熱拡散を行うこと
でｐ型ベース層３を形成する。

【００３８】次に、図８に示すように、前記ｐ型ベース
層３の表面に、選択的に砒素をイオン注入し、ｎ⁺型ソ
ース層８を形成する。

【００３９】次に、前記ｎ⁺型ソース層８を含む前記ｐ
型ベース層３表面に、マスク材となる絶縁物を堆積さ
せ、リソグラフィにより位置決めした後、前記絶縁物を
ＲＩＥ等によりエッチングして、前記ｎ⁺型ソース層８
の表面上に開口を有するマスク材１３を形成する。

【００４０】次に、前記マスク材１３をマスクにして、
ＲＩＥによりシリコンを垂直にエッチングし、断面Ｕ字
形状のトレンチ溝４を形成する。このトレンチ溝４の深
さは、前記ｐ型ベース層３の接合深さに比べ浅くする。

【００４１】次に、図９に示すように、前記トレンチ溝
４の側壁にリンが入らないように、リンを前記トレンチ
溝４の底面にのみ、無角度でイオン注入する。

【００４２】次に、図１０に示すように、リンの熱拡散
により電界緩和層７を前記トレンチ溝４の底面直下全体
に、且つ前記ｎ^-型半導体層２に達するように形成し、
前記トレンチ溝４の内表面にゲート酸化膜５を形成す
る。

【００４３】その後、図１１に示すように、ポリシリコ
ン６をＣＶＤ等により堆積させ、図１２に示すように、
ＲＩＥ等により前記トレンチ溝４内部の側面に堆積して
いる前記ポリシリコン６以外をエッチングする。

【００４４】次に、図１３に示すように、層間絶縁膜１
０をＣＶＤ等により堆積させた後、リソグラフィーによ
り前記トレンチ溝４及びその周辺部に層間絶縁膜１０を
残して、エッチングする。次いで、前記ｎ⁺型ソース層
８間の前記Ｐ型ベース層３表面に、ボロンをイオン注入
して、ｐ⁺ベースコンタクト層９を形成する。その後、
コンタクトする領域の絶縁膜をエッチングし、アルミニ
ウム（Ａｌ）をスパッタリング等により堆積し、前記ｎ
⁺型ソース層８及び前記Ｐ型ベース層３表面にソース電
極１２を形成する。一方、前記ｎ⁺型半導体基板１下面
にドレイン電極１１を形成してなる。

【００４５】また、図３及び４に示すように、ゲート酸
化膜１５の一部を厚い酸化膜にするためには、図１２の
工程の後に、ゲート電極であるポリシリコンの酸化を行
えばよい。この酸化を行うことでバーズビークが形成さ
れ、ゲート酸化膜の一部が厚い酸化膜になる。

【００４６】なお、上記実施形態では、第１導電型をｎ
型とし、第２導電型をｐ型とした場合について説明した
が、これに限らず、第１導電型をｐ型とし、第２導電型
をｎ型としても、本発明を同様に実施して同様の効果を
得ることができる。その他、本発明はその要旨を逸脱し
ない範囲で種々変形して実施できる。

【００４７】

【発明の効果】以上、説明してきたように、本発明によ
れば、トレンチＭＯＳの帰還容量を低減することが可能
となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るトレンチＭＯＳ
を示す断面図である。

【図２】本発明の第１の実施形態に係るトレンチＭＯＳ
を示す平面図である。

【図３】本発明の第２の実施形態に係る半導体装置の断
面図である。

【図４】図３における領域Ａの拡大図である。

【図５】本発明の第３の実施形態に係る半導体装置の断
面図である。

【図６】トレンチＭＯＳにおけるセル密度とオン抵抗、
Ｃｇｄとの関係を示した図である。

【図７】本発明の実施形態に係わるトレンチＭＯＳの製
造工程を示す断面図である。

【図８】本発明の実施形態に係わるトレンチＭＯＳの製
造工程を示す断面図である。

【図９】本発明の実施形態に係わるトレンチＭＯＳの製
造工程を示す断面図である。

【図１０】本発明の実施形態に係わるトレンチＭＯＳの
製造工程を示す断面図である。

【図１１】本発明の実施形態に係わるトレンチＭＯＳの
製造工程を示す断面図である。

【図１２】本発明の実施形態に係わるトレンチＭＯＳの
製造工程を示す断面図である。

【図１３】本発明の実施形態に係わるトレンチＭＯＳの
製造工程を示す断面図である。

【図１４】本発明の実施形態に係わるトレンチＭＯＳの
製造工程を示す断面図である。

【図１５】従来のトレンチＭＯＳの断面図である。

【符号の説明】

１、１０１…ｎ⁺型半導体基板、２、１０２…ｎ^-型半導体層、３、１０３…ｐ型ベース層、４、１０４…トレンチ溝、５、１５、１０５…ゲート酸化膜、６、１６、１０６…ゲート電極、７…ｎ⁺電界緩和層、８、１０８…ｎ⁺型ソース層、９、１９、１０９…ｐ⁺型ベースコンタクト層、１０…層間絶縁膜、１１、１１１…ドレイン電極、１２、１１２…ソース電極、１３…マスク材、

───────────────────────────────────────────────────── フロントページの続き (72)発明者川口雄介神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基板または第１導電型半
導体層の表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、前記第１導電型ソース層を突き抜けて前記第２導電型ベ
ース層に達するトレンチ溝と、前記トレンチ溝の内側壁面にゲート酸化膜を介して、夫
々、形成された第１及び第２のゲート電極とを有し、チ
ャネルが前記トレンチ溝の深さ方向となる縦方向に配設
され、前記第１ゲート電極と第２ゲート電極との間に絶
縁膜を有していることを特徴とする半導体装置。
【請求項２】前記第２導電型ベース層の接合深さは、前
記トレンチ溝に比べて深いことを特徴とする請求項１記
載の半導体装置。
【請求項３】前記トレンチ溝の底部に、前記第1導電型
半導体層よりも濃度が高い第１導電型電界緩和層を有し
ていることを特徴とする請求項１または２に記載の半導
体装置。
【請求項４】前記第1導電型電界緩和層は、正味のドー
ズ量が４×１０¹²cm^-2以下であることを特徴とする請求
項３に記載の半導体装置。
【請求項５】前記第１ゲート電極及び前記第２ゲート電
極の底部と前記トレンチ溝との間の前記ゲート酸化膜の
一部が、その他の部分の前記ゲート酸化膜よりも厚いこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
半導体装置。
【請求項６】前記第１導電型ソース層に隣接して前記第
２導電型ベース層表面に第２導電型ベースコンタクト層
が設けられ、前記第２導電型ベースコンタクト層の接合
深さが、前記第１導電型ソース層の接合深さよりも深い
ことを特徴とする請求項１乃至５のいずれか１項に記載
の半導体装置。
【請求項７】前記半導体基板上に第1導電型半導体層を
形成する工程と、前記第1導電型半導体層表面に前記第２導電型ベース層
を形成する工程と、前記第２導電型ベース層表面に選択的に第１導電型ソー
ス層を形成する工程と、前記第１導電型ソース層を突き抜けて前記第２導電型ベ
ース層に達するトレンチ溝を形成する工程と、前記トレンチ溝表面にゲート酸化膜を形成する工程と、前記ゲート酸化膜形成工程後、前記トレンチ溝内にゲー
ト電極材料を均一な厚さのに堆積させる工程と、前記電極材料を前記トレンチ溝内の側壁部分に残して、
それ以外の前記電極材料を除去して、前記トレンチ溝側
壁部分に、夫々、第１及び第２のゲート電極を形成する
工程と、前記第１及び第２のゲート電極間に絶縁膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】前記トレンチ溝を前記第２導電型ベース層
の接合深さよりも浅く形成し、前記トレンチ溝を形成
後、更に、前記トレンチ溝底部と前記第１導電型半導体
基板または前記第１導電型半導体層との間に第１導電型
電界緩和層を形成するにより、前記第２導電型ベース層
の接合深さを前記トレンチ溝に比べて深くしてなること
を特徴とする請求項７に記載の半導体装置の製造方法。