JP2001085688A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 187
- 238000004519 manufacturing process Methods 0.000 title claims description 73
- 239000012535 impurity Substances 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 38
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 69
- 230000015556 catabolic process Effects 0.000 abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 59
- 229910052710 silicon Inorganic materials 0.000 description 59
- 239000010703 silicon Substances 0.000 description 59
- 238000000034 method Methods 0.000 description 33
- 230000005684 electric field Effects 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 238000010586 diagram Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 オン抵抗を低減しつつ高耐圧を維持できる半
導体装置およびその製造方法を提供すること。 【解決手段】 ドレイン領域としてのｎ型半導体基板２
０上にゲート絶縁膜２１を介してゲート電極２２が設け
られ、半導体基板２０中には、ベース領域としてのｐ型
不純物拡散層２３と、ソース領域としてのｎ＋型不純物
拡散層２４とが、それらの一部がゲート電極２２下部に
位置するように設けられている。そして、ゲート電極２
２の両側には、ｐ型不純物拡散層２３とｎ＋型不純物拡
散層２４とを貫通するようにトレンチ２５が設けられ、
そのトレンチ２５内には絶縁膜２６を介して導電性部材
２７が埋め込まれ、この導電性部材２７上にはソース電
極２８が設けられていることを特徴としている。
導体装置およびその製造方法を提供すること。 【解決手段】 ドレイン領域としてのｎ型半導体基板２
０上にゲート絶縁膜２１を介してゲート電極２２が設け
られ、半導体基板２０中には、ベース領域としてのｐ型
不純物拡散層２３と、ソース領域としてのｎ＋型不純物
拡散層２４とが、それらの一部がゲート電極２２下部に
位置するように設けられている。そして、ゲート電極２
２の両側には、ｐ型不純物拡散層２３とｎ＋型不純物拡
散層２４とを貫通するようにトレンチ２５が設けられ、
そのトレンチ２５内には絶縁膜２６を介して導電性部材
２７が埋め込まれ、この導電性部材２７上にはソース電
極２８が設けられていることを特徴としている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に関するもので、特に高耐圧型半導体装置
の耐圧維持とオン抵抗低減のための構造とその形成方法
に係る。
その製造方法に関するもので、特に高耐圧型半導体装置
の耐圧維持とオン抵抗低減のための構造とその形成方法
に係る。
【０００２】
【従来の技術】大容量（高耐圧、大電流）のシリコンデ
バイスにおいては、その出現の当初より、シリコン内部
の接合電界強度に比較して、誘電率の異なる物質に接す
る接合表面の電界強度をいかに緩和して設計通りの耐圧
を安定して実現するかが重要な課題である。
バイスにおいては、その出現の当初より、シリコン内部
の接合電界強度に比較して、誘電率の異なる物質に接す
る接合表面の電界強度をいかに緩和して設計通りの耐圧
を安定して実現するかが重要な課題である。
【０００３】従来のパワーデバイスについて、ＭＯＳト
ランジスタを例にとって、図３５を用いて説明する。図
３５はＤＭＯＳ（Double-Diffusion-MOS）型のｎチャネ
ルパワーＭＯＳトランジスタの断面図である。
ランジスタを例にとって、図３５を用いて説明する。図
３５はＤＭＯＳ（Double-Diffusion-MOS）型のｎチャネ
ルパワーＭＯＳトランジスタの断面図である。
【０００４】図示するように、ＤＭＯＳトランジスタの
構造は、ドレイン領域としてのｎ型シリコン基板１０上
にゲート絶縁膜１１を介してゲート電極１２が設けら
れ、シリコン基板１０中にはベース領域としてのｐ型不
純物拡散層１３がゲート絶縁膜に接するように、ソース
領域としてのｎ＋型不純物拡散層１４が一部がゲート絶
縁膜に接するようにそれぞれ設けられている。また、シ
リコン基板１０の裏面にはｎ＋型不純物拡散層１５が全
面に渡って設けられ、このｎ＋型不純物拡散層１５の下
面にはドレイン電極１６が、ｎ＋型不純物拡散層１４上
及びｐ型不純物拡散層１３の一部領域上にはソース電極
１７がそれぞれ設けられている。
構造は、ドレイン領域としてのｎ型シリコン基板１０上
にゲート絶縁膜１１を介してゲート電極１２が設けら
れ、シリコン基板１０中にはベース領域としてのｐ型不
純物拡散層１３がゲート絶縁膜に接するように、ソース
領域としてのｎ＋型不純物拡散層１４が一部がゲート絶
縁膜に接するようにそれぞれ設けられている。また、シ
リコン基板１０の裏面にはｎ＋型不純物拡散層１５が全
面に渡って設けられ、このｎ＋型不純物拡散層１５の下
面にはドレイン電極１６が、ｎ＋型不純物拡散層１４上
及びｐ型不純物拡散層１３の一部領域上にはソース電極
１７がそれぞれ設けられている。
【０００５】このＤＭＯＳトランジスタは、ゲート電極
１２を利用したＤＳＡ（DiffusionSelf-Alignment ; 自
己拡散整合）技術により形成されるのが一般的である。
即ち、ゲート電極１２を共通のマスクとして、ｐ型及び
ｎ型の不純物を自己整合的にイオン注入した後、拡散さ
せて、ｐ型不純物拡散層１３とｎ＋型不純物拡散層１４
を形成する方法であり、それらの拡散長の差がチャネル
長に相当する。
１２を利用したＤＳＡ（DiffusionSelf-Alignment ; 自
己拡散整合）技術により形成されるのが一般的である。
即ち、ゲート電極１２を共通のマスクとして、ｐ型及び
ｎ型の不純物を自己整合的にイオン注入した後、拡散さ
せて、ｐ型不純物拡散層１３とｎ＋型不純物拡散層１４
を形成する方法であり、それらの拡散長の差がチャネル
長に相当する。
【０００６】さて、パワーＭＯＳトランジスタにおいて
必要とされる特性の代表的なものとして、高ソース−ド
レイン間耐圧と低オン抵抗の２つが挙げられる。
必要とされる特性の代表的なものとして、高ソース−ド
レイン間耐圧と低オン抵抗の２つが挙げられる。
【０００７】ソース−ドレイン間耐圧ＢＶＤＳＳは、図
３５におけるｎ型シリコン基板１０とｐ型不純物拡散層
１３との間、即ちベース−ドレイン間のｐｎ接合のアバ
ランシェ降伏によってほぼ決まる。ε０を真空中の誘電
率、εＳｉをシリコンの比誘電率、εＣｒｉｔをシリコ
ンの臨界電界、Ｎｄを基板の不純物濃度、ｑを電荷素量
とすると、ＢＶＤＳＳ＝ε０εＳｉεＣｒｉｔ／２ｑＮ
ｄとなる。また、ソース−ドレイン間耐圧ＢＶ
ＤＳＳが、リーチスルーにより決まる場合もあり、この
場合は、基板の厚さをＷＢとすると、ＢＶＤＳＳ＝ε
ＣｒｉｔＷＢ−（ｑＮｄＷ Ｂ ２／２εＳｉ）となる。こ
れらは理想的なＭＯＳトランジスタにおける理論式では
あるが、ソース−ドレイン間耐圧（≒ベース−ドレイン
間耐圧）ＢＶＤＳＳが、基板の不純物濃度Ｎｄに反比例
することが分かる。
３５におけるｎ型シリコン基板１０とｐ型不純物拡散層
１３との間、即ちベース−ドレイン間のｐｎ接合のアバ
ランシェ降伏によってほぼ決まる。ε０を真空中の誘電
率、εＳｉをシリコンの比誘電率、εＣｒｉｔをシリコ
ンの臨界電界、Ｎｄを基板の不純物濃度、ｑを電荷素量
とすると、ＢＶＤＳＳ＝ε０εＳｉεＣｒｉｔ／２ｑＮ
ｄとなる。また、ソース−ドレイン間耐圧ＢＶ
ＤＳＳが、リーチスルーにより決まる場合もあり、この
場合は、基板の厚さをＷＢとすると、ＢＶＤＳＳ＝ε
ＣｒｉｔＷＢ−（ｑＮｄＷ Ｂ ２／２εＳｉ）となる。こ
れらは理想的なＭＯＳトランジスタにおける理論式では
あるが、ソース−ドレイン間耐圧（≒ベース−ドレイン
間耐圧）ＢＶＤＳＳが、基板の不純物濃度Ｎｄに反比例
することが分かる。
【０００８】また、オン抵抗ＲＯＮは、キャリアがソー
スからドレインまでドリフトによって移動するため、こ
の移動経路の抵抗の総和で表される。そのため、キャリ
アの移動経路の最も長いドレイン領域の比抵抗を下げる
こと、すなわち基板の不純物濃度Ｎｄを大きくすること
によりオン抵抗ＲＯＮの低減を図ることが出来る。
スからドレインまでドリフトによって移動するため、こ
の移動経路の抵抗の総和で表される。そのため、キャリ
アの移動経路の最も長いドレイン領域の比抵抗を下げる
こと、すなわち基板の不純物濃度Ｎｄを大きくすること
によりオン抵抗ＲＯＮの低減を図ることが出来る。
【０００９】しかし、基板の不純物濃度Ｎｄを大きくし
てオン抵抗ＲＯＮを低減させようとすると、前述したよ
うにソース−ドレイン間耐圧ＢＶＤＳＳが低下してしま
う。即ち低オン抵抗ＲＯＮと高ソース−ドレイン間耐圧
ＢＶＤＳＳとはトレードオフの関係にある。図３５に示
したように、ＤＭＯＳトランジスタにおいてはｎ型シリ
コン基板１０とｐ型不純物拡散層１３とのｐｎ接合によ
り空乏層１８がシリコン基板１０中に形成されるが、こ
の空乏層１８はｐ型不純物拡散層１３の形状に従って湾
曲している（空乏層１８ａ〜ｄ）。この空乏層１８の湾
曲部１８ａ〜ｄでの電界集中による降伏を、シリコン基
板１０の不純物濃度の増加が誘因することが、耐圧低下
の大きな原因の１つとなっている。
てオン抵抗ＲＯＮを低減させようとすると、前述したよ
うにソース−ドレイン間耐圧ＢＶＤＳＳが低下してしま
う。即ち低オン抵抗ＲＯＮと高ソース−ドレイン間耐圧
ＢＶＤＳＳとはトレードオフの関係にある。図３５に示
したように、ＤＭＯＳトランジスタにおいてはｎ型シリ
コン基板１０とｐ型不純物拡散層１３とのｐｎ接合によ
り空乏層１８がシリコン基板１０中に形成されるが、こ
の空乏層１８はｐ型不純物拡散層１３の形状に従って湾
曲している（空乏層１８ａ〜ｄ）。この空乏層１８の湾
曲部１８ａ〜ｄでの電界集中による降伏を、シリコン基
板１０の不純物濃度の増加が誘因することが、耐圧低下
の大きな原因の１つとなっている。
【００１０】この問題はＭＯＳトランジスタに限らず、
ＩＧＢＴやダイオード等のｐｎ接合を有し、そのｐｎ接
合に逆バイアスが印加されることによって空乏層の湾曲
部に電界集中が発生する他の半導体装置でも同様であ
る。
ＩＧＢＴやダイオード等のｐｎ接合を有し、そのｐｎ接
合に逆バイアスが印加されることによって空乏層の湾曲
部に電界集中が発生する他の半導体装置でも同様であ
る。
【００１１】
【発明が解決しようとする課題】上記説明したように、
従来のパワーＭＯＳトランジスタ、パワーダイオード、
そしてＩＧＢＴなどの高耐圧型半導体装置においては、
耐圧維持とオン抵抗の低減とがトレードオフの関係にあ
った。即ち、オン抵抗低減のために基板（ＩＧＢＴの場
合はベース領域）の不純物濃度を増加させると耐圧が低
下するという問題があった。
従来のパワーＭＯＳトランジスタ、パワーダイオード、
そしてＩＧＢＴなどの高耐圧型半導体装置においては、
耐圧維持とオン抵抗の低減とがトレードオフの関係にあ
った。即ち、オン抵抗低減のために基板（ＩＧＢＴの場
合はベース領域）の不純物濃度を増加させると耐圧が低
下するという問題があった。
【００１２】この発明は、上記事情に鑑みてなされたも
ので、その目的は、オン抵抗を低減しつつ高耐圧を維持
できる半導体装置及びその製造方法を提供することにあ
る。
ので、その目的は、オン抵抗を低減しつつ高耐圧を維持
できる半導体装置及びその製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】この発明の請求項１記載
の半導体装置は、半導体基板に形成されたドレイン領域
と、前記ドレイン領域内の表面一部領域に各々隔離して
設けられ、前記ドレイン領域とｐｎ接合を形成するベー
ス領域と、前記ベース領域の各々表面一部領域に前記ド
レイン領域と隔離して形成されたソース領域と、隣接す
る前記ベース領域間にわたって、前記ドレイン領域の表
面上、前記ベース領域の表面上及び前記ソース領域の一
部表面上を覆うように、絶縁膜を介して形成されたゲー
ト電極と、前記ゲート電極と隔離して前記ベース領域及
び前記ソース領域とを貫通して形成されたトレンチと、
前記トレンチ内壁の底部、及び側壁部の少なくとも一部
に形成された誘電体膜と、前記誘電体膜を介して前記ト
レンチ内に導電性部材を充填して形成されたソース電極
とを具備したことを特徴としている。
の半導体装置は、半導体基板に形成されたドレイン領域
と、前記ドレイン領域内の表面一部領域に各々隔離して
設けられ、前記ドレイン領域とｐｎ接合を形成するベー
ス領域と、前記ベース領域の各々表面一部領域に前記ド
レイン領域と隔離して形成されたソース領域と、隣接す
る前記ベース領域間にわたって、前記ドレイン領域の表
面上、前記ベース領域の表面上及び前記ソース領域の一
部表面上を覆うように、絶縁膜を介して形成されたゲー
ト電極と、前記ゲート電極と隔離して前記ベース領域及
び前記ソース領域とを貫通して形成されたトレンチと、
前記トレンチ内壁の底部、及び側壁部の少なくとも一部
に形成された誘電体膜と、前記誘電体膜を介して前記ト
レンチ内に導電性部材を充填して形成されたソース電極
とを具備したことを特徴としている。
【００１４】この発明の請求項２に記載した半導体装置
は、半導体基板に形成されたドレイン領域と、前記ドレ
イン領域上に設けられ、前記ドレイン領域とｐｎ接合を
形成するベース領域と、前記ベース領域上に形成された
ソース領域と、前記ベース領域及び前記ソース領域とを
貫通して、ゲート絶縁膜を介して設けられたトレンチゲ
ート電極と、前記トレンチゲート電極の両側に、前記ト
レンチゲート電極と隔離して、前記ベース領域及び前記
ソース領域とを貫通して形成されたトレンチと、前記ト
レンチ内壁の底部、及び側壁部の少なくとも一部に形成
された誘電体膜と、前記誘電体膜を介して前記トレンチ
内に導電性部材を充填して形成されたソース電極とを具
備したことを特徴としている。
は、半導体基板に形成されたドレイン領域と、前記ドレ
イン領域上に設けられ、前記ドレイン領域とｐｎ接合を
形成するベース領域と、前記ベース領域上に形成された
ソース領域と、前記ベース領域及び前記ソース領域とを
貫通して、ゲート絶縁膜を介して設けられたトレンチゲ
ート電極と、前記トレンチゲート電極の両側に、前記ト
レンチゲート電極と隔離して、前記ベース領域及び前記
ソース領域とを貫通して形成されたトレンチと、前記ト
レンチ内壁の底部、及び側壁部の少なくとも一部に形成
された誘電体膜と、前記誘電体膜を介して前記トレンチ
内に導電性部材を充填して形成されたソース電極とを具
備したことを特徴としている。
【００１５】また、この発明の請求項３に記載した半導
体装置は、半導体基板に形成された第１ベース領域と、
前記第１ベース領域内の表面一部領域に各々隔離して設
けられ、前記第１ベース領域とｐｎ接合を形成する第２
ベース領域と、前記第２ベース領域の各々表面一部領域
に前記第１ベース領域と隔離して形成されたエミッタ領
域と、前記第１ベース領域の裏面に形成されたコレクタ
領域と、隣接する前記第２ベース領域間にわたって、前
記第１ベース領域の表面上、前記第２ベース領域の表面
上及び前記エミッタ領域の一部表面上をそれぞれ覆うよ
うに、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と隔離して前記第２ベース領域及び前記
エミッタ領域とを貫通して形成されたトレンチと、前記
トレンチ内壁の底部、及び側壁部の少なくとも一部に形
成された誘電体膜と、前記誘電体膜を介して前記トレン
チ内に導電性部材を充填して形成されたエミッタ電極と
を具備したことを特徴としている。
体装置は、半導体基板に形成された第１ベース領域と、
前記第１ベース領域内の表面一部領域に各々隔離して設
けられ、前記第１ベース領域とｐｎ接合を形成する第２
ベース領域と、前記第２ベース領域の各々表面一部領域
に前記第１ベース領域と隔離して形成されたエミッタ領
域と、前記第１ベース領域の裏面に形成されたコレクタ
領域と、隣接する前記第２ベース領域間にわたって、前
記第１ベース領域の表面上、前記第２ベース領域の表面
上及び前記エミッタ領域の一部表面上をそれぞれ覆うよ
うに、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と隔離して前記第２ベース領域及び前記
エミッタ領域とを貫通して形成されたトレンチと、前記
トレンチ内壁の底部、及び側壁部の少なくとも一部に形
成された誘電体膜と、前記誘電体膜を介して前記トレン
チ内に導電性部材を充填して形成されたエミッタ電極と
を具備したことを特徴としている。
【００１６】請求項４に記載したように、請求項１また
は２記載の半導体装置において、前記誘電体膜は、前記
トレンチ内壁の底部、及び底部から前記ベース領域の一
部にわたる側壁部に形成されることを特徴としている。
は２記載の半導体装置において、前記誘電体膜は、前記
トレンチ内壁の底部、及び底部から前記ベース領域の一
部にわたる側壁部に形成されることを特徴としている。
【００１７】請求項５に記載したように、請求項３記載
の半導体装置において、前記誘電体膜は、前記トレンチ
内壁の底部、及び底部から前記第２ベース領域の一部に
わたる側壁部に形成されることを特徴としている。
の半導体装置において、前記誘電体膜は、前記トレンチ
内壁の底部、及び底部から前記第２ベース領域の一部に
わたる側壁部に形成されることを特徴としている。
【００１８】更にこの発明の請求項６に記載した半導体
装置は、半導体基板に形成されたカソード領域と、前記
カソード領域内の表面一部領域に設けられ、前記カソー
ド領域とｐｎ接合を形成するアノード領域と、前記アノ
ード領域の両側に前記アノード領域と隔離して形成され
たトレンチと、前記トレンチ内壁の内壁全面に形成され
た誘電体膜と、前記誘電体膜を介して前記トレンチ内に
充填された導電性部材とを具備したことを特徴としてい
る。
装置は、半導体基板に形成されたカソード領域と、前記
カソード領域内の表面一部領域に設けられ、前記カソー
ド領域とｐｎ接合を形成するアノード領域と、前記アノ
ード領域の両側に前記アノード領域と隔離して形成され
たトレンチと、前記トレンチ内壁の内壁全面に形成され
た誘電体膜と、前記誘電体膜を介して前記トレンチ内に
充填された導電性部材とを具備したことを特徴としてい
る。
【００１９】請求項７に記載したように、請求項６記載
の半導体装置において、前記トレンチ内に埋め込まれた
前記導電性部材は、アノード電極と同電位であることを
特徴としている。
の半導体装置において、前記トレンチ内に埋め込まれた
前記導電性部材は、アノード電極と同電位であることを
特徴としている。
【００２０】請求項８に記載したように、請求項１乃至
７いずれか１項記載の半導体装置において、前記トレン
チ内に埋め込まれた前記導電性部材は、不純物が添加さ
れた低抵抗の多結晶シリコンであることを特徴としてい
る。
７いずれか１項記載の半導体装置において、前記トレン
チ内に埋め込まれた前記導電性部材は、不純物が添加さ
れた低抵抗の多結晶シリコンであることを特徴としてい
る。
【００２１】この発明の請求項９に記載した半導体装置
の製造方法は、第１導電型の第１半導体領域に、互いに
離隔して複数のトレンチを形成する工程と、前記第１半
導体領域上、及び前記トレンチ内壁全面に渡って誘電体
膜を形成する工程と、前記トレンチ内を導電性部材によ
り埋め込む工程と、前記第１半導体領域上の前記誘電体
膜と、前記トレンチ内の表面領域の前記誘電体膜と前記
導電性部材とを除去する工程と、前記トレンチ開口部の
角部領域に、それぞれが離隔し且つ前記誘電体膜に達す
る深さの第２導電型の第２半導体領域を形成する工程
と、前記第２半導体領域内に、前記誘電体膜に達しない
深さの第１導電型の第３半導体領域を形成する工程と、
隣接する前記第２半導体領域間の、第１半導体領域の表
面上、第２半導体領域の表面上、及び第３半導体領域の
一部表面上をそれぞれ覆うように、ゲート絶縁膜を介し
てゲート電極を形成する工程とを備えることを特徴とし
ている。
の製造方法は、第１導電型の第１半導体領域に、互いに
離隔して複数のトレンチを形成する工程と、前記第１半
導体領域上、及び前記トレンチ内壁全面に渡って誘電体
膜を形成する工程と、前記トレンチ内を導電性部材によ
り埋め込む工程と、前記第１半導体領域上の前記誘電体
膜と、前記トレンチ内の表面領域の前記誘電体膜と前記
導電性部材とを除去する工程と、前記トレンチ開口部の
角部領域に、それぞれが離隔し且つ前記誘電体膜に達す
る深さの第２導電型の第２半導体領域を形成する工程
と、前記第２半導体領域内に、前記誘電体膜に達しない
深さの第１導電型の第３半導体領域を形成する工程と、
隣接する前記第２半導体領域間の、第１半導体領域の表
面上、第２半導体領域の表面上、及び第３半導体領域の
一部表面上をそれぞれ覆うように、ゲート絶縁膜を介し
てゲート電極を形成する工程とを備えることを特徴とし
ている。
【００２２】また、この発明の請求項１０に記載した半
導体装置の製造方法は、第１導電型の第１半導体領域に
ゲート絶縁膜を介してトレンチゲート電極を形成する工
程と、前記トレンチゲート電極の両側に前記トレンチゲ
ート電極に離隔してトレンチを形成する工程と、前記第
１半導体領域上、前記トレンチゲート電極上、及び前記
トレンチ内壁全面に渡って誘電体膜を形成する工程と、
前記トレンチ内を導電性部材により埋め込む工程と、前
記トレンチゲート電極及び前記第１半導体領域上の前記
誘電体膜と、前記トレンチ内の表面領域の前記誘電体膜
と前記導電性部材とを除去する工程と、前記第１半導体
領域の表面に、前記誘電体膜に達する深さの第２導電型
の第２半導体領域を形成する工程と、前記第２半導体領
域の表面に前記誘電体膜に達しない深さの第１導電型の
第３半導体領域を形成する工程とを備えることを特徴と
している。
導体装置の製造方法は、第１導電型の第１半導体領域に
ゲート絶縁膜を介してトレンチゲート電極を形成する工
程と、前記トレンチゲート電極の両側に前記トレンチゲ
ート電極に離隔してトレンチを形成する工程と、前記第
１半導体領域上、前記トレンチゲート電極上、及び前記
トレンチ内壁全面に渡って誘電体膜を形成する工程と、
前記トレンチ内を導電性部材により埋め込む工程と、前
記トレンチゲート電極及び前記第１半導体領域上の前記
誘電体膜と、前記トレンチ内の表面領域の前記誘電体膜
と前記導電性部材とを除去する工程と、前記第１半導体
領域の表面に、前記誘電体膜に達する深さの第２導電型
の第２半導体領域を形成する工程と、前記第２半導体領
域の表面に前記誘電体膜に達しない深さの第１導電型の
第３半導体領域を形成する工程とを備えることを特徴と
している。
【００２３】更にこの発明の請求項１１に記載した半導
体装置の製造方法は、第１導電型の第１の半導体領域上
に第２導電型の第２半導体領域を形成する工程と、前記
第２半導体領域に、互いに離隔して複数のトレンチを形
成する工程と、前記第２半導体領域上、及び前記トレン
チ内壁全面に渡って誘電体膜を形成する工程と、前記ト
レンチ内を導電性部材により埋め込む工程と、前記第２
半導体領域上の前記誘電体膜と、前記トレンチ内の表面
領域の前記誘電体膜と前記導電性部材とを除去する工程
と、前記トレンチ開口部の角部領域に、それぞれが離隔
し且つ前記誘電体膜に達する深さの第１導電型の第３半
導体領域を形成する工程と、前記第３半導体領域内に、
前記誘電体膜に達しない深さの第２導電型の第４半導体
領域を形成する工程と、隣接する前記第３半導体領域間
の、第２半導体領域の表面上、第３半導体領域の表面
上、及び第４半導体領域の一部表面上をそれぞれ覆うよ
うに、ゲート絶縁膜を介してゲート電極を形成する工程
とを備えることを特徴としている。
体装置の製造方法は、第１導電型の第１の半導体領域上
に第２導電型の第２半導体領域を形成する工程と、前記
第２半導体領域に、互いに離隔して複数のトレンチを形
成する工程と、前記第２半導体領域上、及び前記トレン
チ内壁全面に渡って誘電体膜を形成する工程と、前記ト
レンチ内を導電性部材により埋め込む工程と、前記第２
半導体領域上の前記誘電体膜と、前記トレンチ内の表面
領域の前記誘電体膜と前記導電性部材とを除去する工程
と、前記トレンチ開口部の角部領域に、それぞれが離隔
し且つ前記誘電体膜に達する深さの第１導電型の第３半
導体領域を形成する工程と、前記第３半導体領域内に、
前記誘電体膜に達しない深さの第２導電型の第４半導体
領域を形成する工程と、隣接する前記第３半導体領域間
の、第２半導体領域の表面上、第３半導体領域の表面
上、及び第４半導体領域の一部表面上をそれぞれ覆うよ
うに、ゲート絶縁膜を介してゲート電極を形成する工程
とを備えることを特徴としている。
【００２４】更に、この発明の請求項１２に記載した半
導体装置の製造方法は、第１導電型の第１半導体領域
に、互いに離隔して複数のトレンチを形成する工程と、
前記第１の半導体領域上及び前記トレンチ内壁全面に渡
って誘電体膜を形成する工程と、前記トレンチ内を導電
性部材により埋め込む工程と、前記第１半導体領域上の
前記誘電体膜を除去する工程と、隣接する前記トレンチ
間の前記第１半導体領域の一部表面領域に、前記トレン
チと離隔して第２導電型の第２半導体領域を形成する工
程とを備えることを特徴としている。
導体装置の製造方法は、第１導電型の第１半導体領域
に、互いに離隔して複数のトレンチを形成する工程と、
前記第１の半導体領域上及び前記トレンチ内壁全面に渡
って誘電体膜を形成する工程と、前記トレンチ内を導電
性部材により埋め込む工程と、前記第１半導体領域上の
前記誘電体膜を除去する工程と、隣接する前記トレンチ
間の前記第１半導体領域の一部表面領域に、前記トレン
チと離隔して第２導電型の第２半導体領域を形成する工
程とを備えることを特徴としている。
【００２５】請求項１３に記載したように、請求項９乃
至１２いずれか１項記載の半導体装置の製造方法におい
て、前記トレンチ内を埋め込む前記導電性部材は、不純
物が添加された低抵抗の多結晶シリコンであることを特
徴としている。
至１２いずれか１項記載の半導体装置の製造方法におい
て、前記トレンチ内を埋め込む前記導電性部材は、不純
物が添加された低抵抗の多結晶シリコンであることを特
徴としている。
【００２６】請求項１のような構成によれば、ＤＭＯＳ
トランジスタにおいて、ドレイン領域内に誘電体膜を介
した該ドレイン領域と導電性部材によるＭＩＳ（Metal-
Insulator-Semiconductor）構造を設けたことによりド
レイン領域内に空乏層を形成し、ドレイン領域とベース
領域との接合に発生する空乏層との結合によりドレイン
領域内の空乏層における電界集中を緩和できるので、基
板をオン抵抗の低減に必要な高い不純物濃度にしても高
耐圧を維持できる。
トランジスタにおいて、ドレイン領域内に誘電体膜を介
した該ドレイン領域と導電性部材によるＭＩＳ（Metal-
Insulator-Semiconductor）構造を設けたことによりド
レイン領域内に空乏層を形成し、ドレイン領域とベース
領域との接合に発生する空乏層との結合によりドレイン
領域内の空乏層における電界集中を緩和できるので、基
板をオン抵抗の低減に必要な高い不純物濃度にしても高
耐圧を維持できる。
【００２７】請求項２のような構成によれば、トレンチ
ゲート型のＭＯＳトランジスタにおいて、ドレイン領域
内に誘電体膜を介した該ドレイン領域と導電性部材によ
るＭＩＳ構造を設けたことによりドレイン領域内に空乏
層を形成し、ゲート絶縁膜を介したドレイン領域とゲー
ト電極のＭＩＳ構造により発生する空乏層との結合によ
りドレイン領域内の空乏層における電界の集中を緩和で
きるので、基板をオン抵抗の低減に必要な高い不純物濃
度にしても高耐圧を維持できる。
ゲート型のＭＯＳトランジスタにおいて、ドレイン領域
内に誘電体膜を介した該ドレイン領域と導電性部材によ
るＭＩＳ構造を設けたことによりドレイン領域内に空乏
層を形成し、ゲート絶縁膜を介したドレイン領域とゲー
ト電極のＭＩＳ構造により発生する空乏層との結合によ
りドレイン領域内の空乏層における電界の集中を緩和で
きるので、基板をオン抵抗の低減に必要な高い不純物濃
度にしても高耐圧を維持できる。
【００２８】請求項３のような構成によれば、ＩＧＢＴ
において、第２ベース領域内に誘電体膜を介した該第２
ベース領域と導電性部材によるＭＩＳ構造を設けたこと
により第１ベース領域内に空乏層を形成し、第１ベース
領域と第２ベース領域の接合に発生する空乏層との結合
により第１ベース領域内の空乏層における電界の集中を
緩和できるので、第１ベース領域をオン抵抗の低減に必
要な高い不純物濃度にしても高耐圧を維持できる。
において、第２ベース領域内に誘電体膜を介した該第２
ベース領域と導電性部材によるＭＩＳ構造を設けたこと
により第１ベース領域内に空乏層を形成し、第１ベース
領域と第２ベース領域の接合に発生する空乏層との結合
により第１ベース領域内の空乏層における電界の集中を
緩和できるので、第１ベース領域をオン抵抗の低減に必
要な高い不純物濃度にしても高耐圧を維持できる。
【００２９】請求項４に記載したように、ＭＯＳトラン
ジスタにおいて、誘電体膜をトレンチ内の底部からベー
ス領域の一部にわたって設けることにより、トレンチ内
部の導電性部材をソース電極として利用できるので、製
造工程の簡略化と、チップサイズの低減を図れる。
ジスタにおいて、誘電体膜をトレンチ内の底部からベー
ス領域の一部にわたって設けることにより、トレンチ内
部の導電性部材をソース電極として利用できるので、製
造工程の簡略化と、チップサイズの低減を図れる。
【００３０】請求項５に記載したように、ＩＧＢＴにお
いて、誘電体膜をトレンチ内の底部から第２ベース領域
の一部にわたって設けることにより、トレンチ内部の導
電性部材をエミッタ電極として利用できるので、製造工
程の簡略化と、チップサイズの低減を図れる。
いて、誘電体膜をトレンチ内の底部から第２ベース領域
の一部にわたって設けることにより、トレンチ内部の導
電性部材をエミッタ電極として利用できるので、製造工
程の簡略化と、チップサイズの低減を図れる。
【００３１】請求項６のような構成によれば、ダイオー
ドにおいて、カソード領域内に誘電体膜を介した該カソ
ード領域と導電性部材によるＭＩＳ構造を設けたことに
よりカソード領域内に空乏層を形成し、カソード領域と
アノード領域の接合に発生する空乏層との結合によりカ
ソード領域内の空乏層における電界の集中を緩和できる
ので、基板を高い不純物濃度にしても高耐圧を維持でき
る。
ドにおいて、カソード領域内に誘電体膜を介した該カソ
ード領域と導電性部材によるＭＩＳ構造を設けたことに
よりカソード領域内に空乏層を形成し、カソード領域と
アノード領域の接合に発生する空乏層との結合によりカ
ソード領域内の空乏層における電界の集中を緩和できる
ので、基板を高い不純物濃度にしても高耐圧を維持でき
る。
【００３２】請求項７に示すように、ダイオードにおい
て、トレンチ内の導電性部材をアノード電極と同電位に
することにより、製造工程の簡略化を図れる。
て、トレンチ内の導電性部材をアノード電極と同電位に
することにより、製造工程の簡略化を図れる。
【００３３】請求項８に示すように、トレンチ内の導電
性部材は、不純物の添加された低抵抗の多結晶シリコン
を用いることができる。
性部材は、不純物の添加された低抵抗の多結晶シリコン
を用いることができる。
【００３４】請求項９のような方法によれば、ＤＭＯＳ
トランジスタにおいて、ドレイン領域内にトレンチを形
成し、その内部を誘電体膜を介して導電性部材で埋め込
み、ドレイン領域深部にＭＩＳ構造を形成することによ
りドレイン領域内に空乏層を形成し、ドレイン領域とベ
ース領域の接合に発生する空乏層との結合によりドレイ
ン領域の空乏層における電界の集中を緩和できるので、
基板をオン抵抗の低減に必要な高い不純物濃度にしても
高耐圧を維持できる。
トランジスタにおいて、ドレイン領域内にトレンチを形
成し、その内部を誘電体膜を介して導電性部材で埋め込
み、ドレイン領域深部にＭＩＳ構造を形成することによ
りドレイン領域内に空乏層を形成し、ドレイン領域とベ
ース領域の接合に発生する空乏層との結合によりドレイ
ン領域の空乏層における電界の集中を緩和できるので、
基板をオン抵抗の低減に必要な高い不純物濃度にしても
高耐圧を維持できる。
【００３５】請求項１０のような方法によれば、トレン
チゲート型ＭＯＳトランジスタにおいて、ドレイン領域
内にトレンチを形成し、その内部を誘電体膜を介して導
電性部材で埋め込み、ドレイン領域深部にＭＩＳ構造を
形成することによりドレイン領域内に空乏層を形成し、
ゲート絶縁膜を介したドレイン領域とゲート電極のＭＩ
Ｓ構造によりドレイン領域内に発生する空乏層との結合
によりドレイン領域の空乏層における電界の集中を緩和
できるので、基板をオン抵抗の低減に必要な高い不純物
濃度にしても高耐圧を維持できる。
チゲート型ＭＯＳトランジスタにおいて、ドレイン領域
内にトレンチを形成し、その内部を誘電体膜を介して導
電性部材で埋め込み、ドレイン領域深部にＭＩＳ構造を
形成することによりドレイン領域内に空乏層を形成し、
ゲート絶縁膜を介したドレイン領域とゲート電極のＭＩ
Ｓ構造によりドレイン領域内に発生する空乏層との結合
によりドレイン領域の空乏層における電界の集中を緩和
できるので、基板をオン抵抗の低減に必要な高い不純物
濃度にしても高耐圧を維持できる。
【００３６】請求項１１のような方法によれば、ＩＧＢ
Ｔにおいて、ベース領域内にトレンチを形成し、その内
部を誘電体膜を介して導電性部材で埋め込み、ベース領
域深部にＭＩＳ構造を形成することにより第２半導体領
域内に空乏層を形成し、第２半導体領域と第３半導体領
域の接合に発生する空乏層との結合により第２半導体領
域の空乏層における電界の集中を緩和できるので、第２
半導体領域をオン抵抗の低減に必要な高い不純物濃度に
しても高耐圧を維持できる。
Ｔにおいて、ベース領域内にトレンチを形成し、その内
部を誘電体膜を介して導電性部材で埋め込み、ベース領
域深部にＭＩＳ構造を形成することにより第２半導体領
域内に空乏層を形成し、第２半導体領域と第３半導体領
域の接合に発生する空乏層との結合により第２半導体領
域の空乏層における電界の集中を緩和できるので、第２
半導体領域をオン抵抗の低減に必要な高い不純物濃度に
しても高耐圧を維持できる。
【００３７】請求項１２のような方法によれば、ダイオ
ードにおいて、カソード領域内にトレンチを形成し、そ
の内部を誘電体膜を介して導電性部材で埋め込み、カソ
ード領域深部にＭＩＳ構造を形成することによりカソー
ド領域内に空乏層を形成し、カソード領域とアノード領
域の接合に発生する空乏層との結合によりカソード領域
内の空乏層における電界の集中を緩和できるので、基板
を高い不純物濃度にしても高耐圧を維持できる。
ードにおいて、カソード領域内にトレンチを形成し、そ
の内部を誘電体膜を介して導電性部材で埋め込み、カソ
ード領域深部にＭＩＳ構造を形成することによりカソー
ド領域内に空乏層を形成し、カソード領域とアノード領
域の接合に発生する空乏層との結合によりカソード領域
内の空乏層における電界の集中を緩和できるので、基板
を高い不純物濃度にしても高耐圧を維持できる。
【００３８】請求項１３のように、トレンチ内の導電性
部材には不純物が添加された低抵抗の多結晶シリコンを
用いると、容易に埋め込むことが出来る。
部材には不純物が添加された低抵抗の多結晶シリコンを
用いると、容易に埋め込むことが出来る。
【００３９】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【００４０】この発明に係る第１の実施形態に係る半導
体装置及びその製造方法ついて、図１乃至７を用いて説
明する。
体装置及びその製造方法ついて、図１乃至７を用いて説
明する。
【００４１】図１は、ＤＭＯＳトランジスタの断面図を
示している。図示するように、ドレイン領域としてのｎ
型シリコン基板（第１半導体領域）２０上にゲート絶縁
膜２１を介してゲート電極２２が設けられている。シリ
コン基板２０中には、ベース領域としてのｐ型不純物拡
散層（第２半導体領域）２３と、ソース領域としてのｎ
＋型不純物拡散層（第３半導体領域）２４とが、ｐ型不
純物拡散層２３はその表面がゲート絶縁膜２１に接する
ように、ｎ＋型不純物拡散層２４はその一部表面がゲー
ト絶縁膜２１に接するように設けられている。そして、
ゲート電極２２の両側には、ｐ型不純物拡散層２３とｎ
＋型不純物拡散層２４とを貫通するようにトレンチ２５
が設けられ、そのトレンチ２５内には誘電体膜、例えば
シリコン酸化膜２６を介して導電性部材、例えば多結晶
シリコン膜２７が埋め込まれている。この多結晶シリコ
ン膜２７上には、ソース電極２８が設けられている。ま
た、シリコン基板２０の裏面側にはｎ＋型不純物拡散層
２９と、ドレイン電極３０が設けられ、ＤＭＯＳトラン
ジスタを形成している。
示している。図示するように、ドレイン領域としてのｎ
型シリコン基板（第１半導体領域）２０上にゲート絶縁
膜２１を介してゲート電極２２が設けられている。シリ
コン基板２０中には、ベース領域としてのｐ型不純物拡
散層（第２半導体領域）２３と、ソース領域としてのｎ
＋型不純物拡散層（第３半導体領域）２４とが、ｐ型不
純物拡散層２３はその表面がゲート絶縁膜２１に接する
ように、ｎ＋型不純物拡散層２４はその一部表面がゲー
ト絶縁膜２１に接するように設けられている。そして、
ゲート電極２２の両側には、ｐ型不純物拡散層２３とｎ
＋型不純物拡散層２４とを貫通するようにトレンチ２５
が設けられ、そのトレンチ２５内には誘電体膜、例えば
シリコン酸化膜２６を介して導電性部材、例えば多結晶
シリコン膜２７が埋め込まれている。この多結晶シリコ
ン膜２７上には、ソース電極２８が設けられている。ま
た、シリコン基板２０の裏面側にはｎ＋型不純物拡散層
２９と、ドレイン電極３０が設けられ、ＤＭＯＳトラン
ジスタを形成している。
【００４２】次に、このＤＭＯＳトランジスタの製造方
法について説明する。図２乃至７は、ＤＭＯＳトランジ
スタの製造工程の断面図を順次示している。
法について説明する。図２乃至７は、ＤＭＯＳトランジ
スタの製造工程の断面図を順次示している。
【００４３】まず、図２に示すように、ｎ型シリコン基
板２０にＲＩＥ（Reactive Ion Etching）法等の技術に
よりトレンチ２５を形成する。隣接するトレンチ２５間
の距離は、例えば５〜１００μｍである。その後、ウェ
ット酸化法等により、シリコン基板２０の表面、及びト
レンチ２５の内壁を酸化することにより４〜１０μｍ程
度の膜厚のシリコン酸化膜２６を形成する。
板２０にＲＩＥ（Reactive Ion Etching）法等の技術に
よりトレンチ２５を形成する。隣接するトレンチ２５間
の距離は、例えば５〜１００μｍである。その後、ウェ
ット酸化法等により、シリコン基板２０の表面、及びト
レンチ２５の内壁を酸化することにより４〜１０μｍ程
度の膜厚のシリコン酸化膜２６を形成する。
【００４４】そして、図３に示すように、ＣＶＤ（Chem
ical Vapor Deposition）法等により、不純物を添加し
た低抵抗の多結晶シリコン膜２７を形成し、トレンチ２
５を埋め込む。
ical Vapor Deposition）法等により、不純物を添加し
た低抵抗の多結晶シリコン膜２７を形成し、トレンチ２
５を埋め込む。
【００４５】次に、エッチバックによりシリコン基板２
０表面、及びトレンチ２５内の表面の多結晶シリコン膜
２７とシリコン酸化膜２６を、図４のようにエッチング
する。
０表面、及びトレンチ２５内の表面の多結晶シリコン膜
２７とシリコン酸化膜２６を、図４のようにエッチング
する。
【００４６】その後、ｐ型不純物である例えばボロン等
を選択的にイオン注入することにより、ｐ型不純物拡散
層２３を図５のように形成する。
を選択的にイオン注入することにより、ｐ型不純物拡散
層２３を図５のように形成する。
【００４７】そして図６のように、再びＣＶＤ法等によ
り、全面にシリコン酸化膜２１、多結晶シリコン膜２２
を形成した後、多結晶シリコン膜２２を所望のパターン
にパターニングして、ゲート電極２２を形成する。
り、全面にシリコン酸化膜２１、多結晶シリコン膜２２
を形成した後、多結晶シリコン膜２２を所望のパターン
にパターニングして、ゲート電極２２を形成する。
【００４８】その後、図７に示すように、ゲート電極２
２の下部以外のシリコン酸化膜２１をエッチングにより
除去し、ｎ型不純物である例えば砒素等をゲート電極２
２をマスクにしてイオン注入することにより、ｎ＋型不
純物拡散層２４を形成する。この際、砒素等はゲート電
極２２にも注入され、ゲート電極２２の低抵抗化が図ら
れる。
２の下部以外のシリコン酸化膜２１をエッチングにより
除去し、ｎ型不純物である例えば砒素等をゲート電極２
２をマスクにしてイオン注入することにより、ｎ＋型不
純物拡散層２４を形成する。この際、砒素等はゲート電
極２２にも注入され、ゲート電極２２の低抵抗化が図ら
れる。
【００４９】そして、トレンチ２５の表面にソース電極
２８としての金属膜を形成し、シリコン基板２０の裏面
にリーチスルーの防止並びに電極とのオーミック接触性
の向上のためのｎ＋型不純物拡散層２９、及びドレイン
電極３０をそれぞれ形成し、図１に示したようなＤＭＯ
Ｓトランジスタを形成する。
２８としての金属膜を形成し、シリコン基板２０の裏面
にリーチスルーの防止並びに電極とのオーミック接触性
の向上のためのｎ＋型不純物拡散層２９、及びドレイン
電極３０をそれぞれ形成し、図１に示したようなＤＭＯ
Ｓトランジスタを形成する。
【００５０】上述のような製造方法によって形成された
ＤＭＯＳトランジスタにおいて、ベース−ドレイン間に
形成される空乏層の様子を図８乃至１０を用いて説明す
る。
ＤＭＯＳトランジスタにおいて、ベース−ドレイン間に
形成される空乏層の様子を図８乃至１０を用いて説明す
る。
【００５１】図８に示すように、ゲート電位ＶＧをＶＴ
（ ＶＴ：反転領域を形成するためのしきい値電圧）
に、ソース電位ＶＳ、ドレイン電位ＶＤをそれぞれ０Ｖ
に設定した時、従来のＤＭＯＳトランジスタ同様に、シ
リコン基板２０中には、ｐ型不純物拡散層２３との接合
部に沿って湾曲した形状の空乏層３１が形成される。ま
た、ｐ型不純物拡散層２３のゲート絶縁膜２１と接合す
る領域にはチャネルとなる反転領域が形成される（図示
せず）。
（ ＶＴ：反転領域を形成するためのしきい値電圧）
に、ソース電位ＶＳ、ドレイン電位ＶＤをそれぞれ０Ｖ
に設定した時、従来のＤＭＯＳトランジスタ同様に、シ
リコン基板２０中には、ｐ型不純物拡散層２３との接合
部に沿って湾曲した形状の空乏層３１が形成される。ま
た、ｐ型不純物拡散層２３のゲート絶縁膜２１と接合す
る領域にはチャネルとなる反転領域が形成される（図示
せず）。
【００５２】次に図９に示すように、ゲート電位ＶＧ、
ソース電位ＶＳをそのままにドレイン電位ＶＤを高くし
ていくと、ｐ型不純物拡散層２３との接合部に形成され
た空乏層３１の幅が拡大していくと共に、シリコン基板
２０のゲート絶縁膜２１に接合する領域にも空乏層３１
が形成される。更に、トレンチ２９内の多結晶シリコン
膜２７はソース電位同様０Ｖであるため、シリコン酸化
膜２６を介した多結晶シリコン膜２７とシリコン基板２
０の接合によって、シリコン基板２０中のトレンチ２５
の周辺領域にも空乏層３２が形成される。この空乏層３
２は、トレンチ２５の側面に沿って拡がっていくことに
より、空乏層３１と繋がって、空乏層３１の湾曲部を緩
和するように機能する。即ち、空乏層３２は、空乏層３
１の曲率を抑える働きがある。これにより、従来問題と
なっていた空乏層３１の湾曲部での電界集中を抑え、ベ
ース−ドレイン間耐圧を向上できる。
ソース電位ＶＳをそのままにドレイン電位ＶＤを高くし
ていくと、ｐ型不純物拡散層２３との接合部に形成され
た空乏層３１の幅が拡大していくと共に、シリコン基板
２０のゲート絶縁膜２１に接合する領域にも空乏層３１
が形成される。更に、トレンチ２９内の多結晶シリコン
膜２７はソース電位同様０Ｖであるため、シリコン酸化
膜２６を介した多結晶シリコン膜２７とシリコン基板２
０の接合によって、シリコン基板２０中のトレンチ２５
の周辺領域にも空乏層３２が形成される。この空乏層３
２は、トレンチ２５の側面に沿って拡がっていくことに
より、空乏層３１と繋がって、空乏層３１の湾曲部を緩
和するように機能する。即ち、空乏層３２は、空乏層３
１の曲率を抑える働きがある。これにより、従来問題と
なっていた空乏層３１の湾曲部での電界集中を抑え、ベ
ース−ドレイン間耐圧を向上できる。
【００５３】そして図１０に示すように、更にドレイン
電位ＶＤを高くしていくと、トレンチ２５の底部領域に
形成される空乏層３２はシリコン基板２０中の深くへ伸
びていき、またトレンチ２５の側面領域の空乏層３２は
横へ拡がっていく。そして、あるドレイン電位ＶＤに
て、隣接するトレンチ２５の側面領域の空乏層３２が接
合し、このトレンチ２５間のシリコン基板２０の全領域
が空乏化（空乏層３３）することになる。これにより、
トレンチ２５の周辺部に形成される空乏層３２の形状も
滑らかになり電界の集中を回避でき、ベース−ドレイン
間、即ちソース−ドレイン間耐圧を向上できる。
電位ＶＤを高くしていくと、トレンチ２５の底部領域に
形成される空乏層３２はシリコン基板２０中の深くへ伸
びていき、またトレンチ２５の側面領域の空乏層３２は
横へ拡がっていく。そして、あるドレイン電位ＶＤに
て、隣接するトレンチ２５の側面領域の空乏層３２が接
合し、このトレンチ２５間のシリコン基板２０の全領域
が空乏化（空乏層３３）することになる。これにより、
トレンチ２５の周辺部に形成される空乏層３２の形状も
滑らかになり電界の集中を回避でき、ベース−ドレイン
間、即ちソース−ドレイン間耐圧を向上できる。
【００５４】上記のような構成並びに製造方法によれ
ば、ゲート電極２２の両側に形成したトレンチ２５内に
シリコン酸化膜２６を介して多結晶シリコン膜２７を埋
め込み、この多結晶シリコン膜２７とドレイン領域２０
との間に電位差を設けることにより、２つのトレンチ２
５から空乏層３２を横方向に形成し、隣接するトレンチ
間のシリコン基板２０の全領域を空乏化出来る。
ば、ゲート電極２２の両側に形成したトレンチ２５内に
シリコン酸化膜２６を介して多結晶シリコン膜２７を埋
め込み、この多結晶シリコン膜２７とドレイン領域２０
との間に電位差を設けることにより、２つのトレンチ２
５から空乏層３２を横方向に形成し、隣接するトレンチ
間のシリコン基板２０の全領域を空乏化出来る。
【００５５】これにより、ドレイン領域２０とベース領
域２３との間の接合で形成される空乏層３１の湾曲部で
の電界集中を回避出来るので、シリコン基板２０を、十
分に低いオン電圧を実現するための低オン抵抗化に必要
な高い不純物濃度にしても高耐圧を維持できる。
域２３との間の接合で形成される空乏層３１の湾曲部で
の電界集中を回避出来るので、シリコン基板２０を、十
分に低いオン電圧を実現するための低オン抵抗化に必要
な高い不純物濃度にしても高耐圧を維持できる。
【００５６】次にこの発明に係る第２の実施形態につい
て、図１１乃至１５を用いて説明する。
て、図１１乃至１５を用いて説明する。
【００５７】図１１は、ＵＭＯＳトランジスタの断面図
を示している。図示するように、ドレイン領域としての
ｎ型シリコン基板（第１半導体領域）４０の表面領域に
ベース領域としてのｐ型不純物拡散層（第２半導体領
域）４１、ソース領域としてのｎ＋型不純物拡散層（第
３半導体領域）４２が設けられている。これらの不純物
拡散層４１、４２を貫通するように設けられたトレンチ
４３内には、ゲート絶縁膜４４を介してゲート電極４５
が埋め込み形成されている。ゲート電極４５の両側に
は、このゲート電極４５（トレンチゲート電極）と同様
に、ｐ型不純物拡散層４１とｎ＋型不純物拡散層４２と
を貫通するトレンチ４６が設けられている。このトレン
チ４６内には誘電体膜、例えばシリコン酸化膜４７を介
して導電性部材、例えば多結晶シリコン膜４８が埋め込
まれ、この多結晶シリコン膜４８上にはソース電極４９
が設けられている。また、シリコン基板４０の裏面側に
はｎ＋型不純物拡散層５０と、ドレイン電極５１が設け
られ、ＵＭＯＳトランジスタを形成している。
を示している。図示するように、ドレイン領域としての
ｎ型シリコン基板（第１半導体領域）４０の表面領域に
ベース領域としてのｐ型不純物拡散層（第２半導体領
域）４１、ソース領域としてのｎ＋型不純物拡散層（第
３半導体領域）４２が設けられている。これらの不純物
拡散層４１、４２を貫通するように設けられたトレンチ
４３内には、ゲート絶縁膜４４を介してゲート電極４５
が埋め込み形成されている。ゲート電極４５の両側に
は、このゲート電極４５（トレンチゲート電極）と同様
に、ｐ型不純物拡散層４１とｎ＋型不純物拡散層４２と
を貫通するトレンチ４６が設けられている。このトレン
チ４６内には誘電体膜、例えばシリコン酸化膜４７を介
して導電性部材、例えば多結晶シリコン膜４８が埋め込
まれ、この多結晶シリコン膜４８上にはソース電極４９
が設けられている。また、シリコン基板４０の裏面側に
はｎ＋型不純物拡散層５０と、ドレイン電極５１が設け
られ、ＵＭＯＳトランジスタを形成している。
【００５８】次に、このＵＭＯＳトランジスタの製造方
法について説明する。図１２乃至１５は、ＵＭＯＳトラ
ンジスタの製造工程の断面図を順次示している。
法について説明する。図１２乃至１５は、ＵＭＯＳトラ
ンジスタの製造工程の断面図を順次示している。
【００５９】まず、図１２に示すように、ｎ型シリコン
基板４０上にトレンチゲート形成のためのトレンチ４３
がＲＩＥ法などにより形成される。そして、ウェット酸
化法等によりこのトレンチ４３の内壁を酸化してゲート
絶縁膜４４を形成し、多結晶シリコン膜等によりこのト
レンチ４３を埋め込んでゲート電極４５を形成する。
基板４０上にトレンチゲート形成のためのトレンチ４３
がＲＩＥ法などにより形成される。そして、ウェット酸
化法等によりこのトレンチ４３の内壁を酸化してゲート
絶縁膜４４を形成し、多結晶シリコン膜等によりこのト
レンチ４３を埋め込んでゲート電極４５を形成する。
【００６０】次に、図１３に示すように、シリコン基板
４０にＲＩＥ法等の技術によりトレンチ４６を形成す
る。隣接するトレンチ４６間の距離は、例えば５〜１０
０μｍである。そして、ＣＶＤ法等により、シリコン基
板４０の表面及びトレンチ４６の内壁に４〜１０μｍ程
度の膜厚のシリコン酸化膜４７を形成する。
４０にＲＩＥ法等の技術によりトレンチ４６を形成す
る。隣接するトレンチ４６間の距離は、例えば５〜１０
０μｍである。そして、ＣＶＤ法等により、シリコン基
板４０の表面及びトレンチ４６の内壁に４〜１０μｍ程
度の膜厚のシリコン酸化膜４７を形成する。
【００６１】そして、再びＣＶＤ法等により、不純物を
添加した低抵抗の多結晶シリコン膜４８を形成してトレ
ンチ４６内を埋め込み、エッチバックによりシリコン基
板４０表面及びトレンチ４６内表面の多結晶シリコン膜
４８とシリコン酸化膜４７を、図１４のようにエッチン
グする。
添加した低抵抗の多結晶シリコン膜４８を形成してトレ
ンチ４６内を埋め込み、エッチバックによりシリコン基
板４０表面及びトレンチ４６内表面の多結晶シリコン膜
４８とシリコン酸化膜４７を、図１４のようにエッチン
グする。
【００６２】次に、図１５に示すように、ｐ型不純物で
ある例えばボロン等をイオン注入することにより、ｐ型
不純物拡散層４１を、そしてｐ型不純物拡散層４１の表
面にはｎ型不純物である例えば砒素等をイオン注入して
ｎ＋型不純物拡散層４２をそれぞれ形成する。
ある例えばボロン等をイオン注入することにより、ｐ型
不純物拡散層４１を、そしてｐ型不純物拡散層４１の表
面にはｎ型不純物である例えば砒素等をイオン注入して
ｎ＋型不純物拡散層４２をそれぞれ形成する。
【００６３】そして、トレンチ４６の表面にはソース電
極４９としての金属膜を形成し、シリコン基板４０の裏
面側にリーチスルーの防止並びに電極とのオーミック接
触性の向上のためのｎ＋型不純物拡散層５０、そしてド
レイン電極５１をそれぞれ形成し、図１０に示したよう
なＵＭＯＳトランジスタを形成する。
極４９としての金属膜を形成し、シリコン基板４０の裏
面側にリーチスルーの防止並びに電極とのオーミック接
触性の向上のためのｎ＋型不純物拡散層５０、そしてド
レイン電極５１をそれぞれ形成し、図１０に示したよう
なＵＭＯＳトランジスタを形成する。
【００６４】上述のような製造方法によって形成された
ＵＭＯＳトランジスタにおいて、ベース−ドレイン間に
形成される空乏層の様子を図１６乃至１８を用いて説明
する。
ＵＭＯＳトランジスタにおいて、ベース−ドレイン間に
形成される空乏層の様子を図１６乃至１８を用いて説明
する。
【００６５】図１６に示すように、ゲート電位ＶＧをし
きい値電圧ＶＴに、ソース電位ＶＳ、ドレイン電位ＶＤ
をそれぞれ０Ｖに設定すると、従来のＵＭＯＳトランジ
スタ同様に、シリコン基板４０中には、ｐ型不純物拡散
層２３との接合部に沿って空乏層５２が形成される。ま
た、ｐ型不純物拡散層４１のゲート絶縁膜４４と接合す
る領域にはチャネルとなる反転領域が形成される（図示
せず）。
きい値電圧ＶＴに、ソース電位ＶＳ、ドレイン電位ＶＤ
をそれぞれ０Ｖに設定すると、従来のＵＭＯＳトランジ
スタ同様に、シリコン基板４０中には、ｐ型不純物拡散
層２３との接合部に沿って空乏層５２が形成される。ま
た、ｐ型不純物拡散層４１のゲート絶縁膜４４と接合す
る領域にはチャネルとなる反転領域が形成される（図示
せず）。
【００６６】次に図１７に示すように、ゲート電位
ＶＧ、ソース電位ＶＳをそのままにドレイン電位ＶＤを
高くしていくと、ｐ型不純物拡散層２３との接合部に形
成された空乏層５２幅が拡大していくと共に、シリコン
基板４０のゲート絶縁膜４３に接合する領域にも空乏層
５２が形成される。更に、トレンチ４６内の多結晶シリ
コン膜４８がソース電位同様０Ｖであるため、シリコン
基板４０中におけるトレンチ４６の周辺領域にも空乏層
５３が形成される。この空乏層５３は、トレンチ４６の
側面に沿って拡がっていくことにより、ゲート電極４５
の側面の空乏層５２と繋がり、空乏層５２の湾曲部を緩
和するように機能する。即ち、空乏層５３は空乏層５２
の曲率を抑える働きがある。これにより、従来問題であ
った空乏層５２の湾曲部での電界集中を抑え、ゲート−
ドレイン間耐圧を向上できる。
ＶＧ、ソース電位ＶＳをそのままにドレイン電位ＶＤを
高くしていくと、ｐ型不純物拡散層２３との接合部に形
成された空乏層５２幅が拡大していくと共に、シリコン
基板４０のゲート絶縁膜４３に接合する領域にも空乏層
５２が形成される。更に、トレンチ４６内の多結晶シリ
コン膜４８がソース電位同様０Ｖであるため、シリコン
基板４０中におけるトレンチ４６の周辺領域にも空乏層
５３が形成される。この空乏層５３は、トレンチ４６の
側面に沿って拡がっていくことにより、ゲート電極４５
の側面の空乏層５２と繋がり、空乏層５２の湾曲部を緩
和するように機能する。即ち、空乏層５３は空乏層５２
の曲率を抑える働きがある。これにより、従来問題であ
った空乏層５２の湾曲部での電界集中を抑え、ゲート−
ドレイン間耐圧を向上できる。
【００６７】そして図１８に示すように、更にＶＤを大
きくしていくと、シリコン基板４０中におけるトレンチ
４６の底部領域に形成される空乏層５３はシリコン基板
４０中の深くへ伸びていき、またトレンチ４６の側面領
域の空乏層５３は横へ拡がっていく。そして、あるドレ
イン電位ＶＤにて、隣接するトレンチ４６の側面領域の
空乏層５２が接合し、このトレンチ４６間のシリコン基
板４０の全領域が空乏化（空乏層５４）することにな
る。これにより、トレンチ４６の周辺部に形成される空
乏層５３の形状も滑らかになり電界の集中を回避でき、
ゲート−ドレイン間耐圧を向上できる。
きくしていくと、シリコン基板４０中におけるトレンチ
４６の底部領域に形成される空乏層５３はシリコン基板
４０中の深くへ伸びていき、またトレンチ４６の側面領
域の空乏層５３は横へ拡がっていく。そして、あるドレ
イン電位ＶＤにて、隣接するトレンチ４６の側面領域の
空乏層５２が接合し、このトレンチ４６間のシリコン基
板４０の全領域が空乏化（空乏層５４）することにな
る。これにより、トレンチ４６の周辺部に形成される空
乏層５３の形状も滑らかになり電界の集中を回避でき、
ゲート−ドレイン間耐圧を向上できる。
【００６８】上記のような構成並びに製造方法によれ
ば、ゲート電極４５の両側に形成したトレンチ４６内に
誘電体膜４７を介して多結晶シリコン膜４８を埋め込
み、この多結晶シリコン膜４８とドレイン領域４０との
間に電位差を設けることにより、２つのトレンチ４６か
ら空乏層５３を横方向に形成し、隣接するトレンチ４６
間のシリコン基板４０の全領域を空乏化することが出来
る。
ば、ゲート電極４５の両側に形成したトレンチ４６内に
誘電体膜４７を介して多結晶シリコン膜４８を埋め込
み、この多結晶シリコン膜４８とドレイン領域４０との
間に電位差を設けることにより、２つのトレンチ４６か
ら空乏層５３を横方向に形成し、隣接するトレンチ４６
間のシリコン基板４０の全領域を空乏化することが出来
る。
【００６９】これにより、ゲート電極４５とドレイン領
域４０との間の接合で形成される空乏層の５２湾曲部で
の電界集中を回避することが出来る。そのためシリコン
基板４０を、十分に低いオン電圧を実現するための低オ
ン抵抗化に必要な高い不純物濃度にしても高耐圧を維持
できる。
域４０との間の接合で形成される空乏層の５２湾曲部で
の電界集中を回避することが出来る。そのためシリコン
基板４０を、十分に低いオン電圧を実現するための低オ
ン抵抗化に必要な高い不純物濃度にしても高耐圧を維持
できる。
【００７０】次にこの発明の第３の実施形態について、
図１９乃至２５を用いて説明する。
図１９乃至２５を用いて説明する。
【００７１】図１９は、ＰＴ（Punch-Through）タイプ
ＩＧＢＴの断面図である。図示するように、コレクタ領
域としてのｐ＋型シリコン基板（第１半導体領域）６０
上に、パンチスルーを介するためのｎ＋型半導体層６１
がバッファ層として設けられ、このｎ＋型半導体層６１
上に第１ベース領域としてのｎ−型半導体層（第２半導
体領域）６２が設けられている。ｎ−型半導体層６２内
の表面領域には、第２ベース領域としてのｐ＋型不純物
拡散層（第３半導体領域）６３が設けられ、このｐ＋型
不純物拡散層６３内にはエミッタ領域としてのｎ＋型不
純物拡散層（第４半導体領域）６４が設けられている。
そして、ゲート絶縁膜６５、ゲート電極６６を設けるこ
とで、ｎ＋型不純物拡散層６４をソース領域、ｎ−型半
導体層６２をドレイン領域、ｐ＋型不純物拡散層６３の
表面近傍をチャネル領域とするＭＯＳトランジスタが形
成されている。そして、ｐ＋型不純物拡散層６３及びｎ
＋型不純物拡散層６４とを貫通するように、トレンチ６
７が設けられ、このトレンチ６７内には誘電体膜、例え
ばシリコン酸化膜６８を介して導電性部材、例えば多結
晶シリコン膜６９が埋め込まれ、この多結晶シリコン膜
６９上にはエミッタ電極７０が設けられている。また、
シリコン基板６０の裏面側にはコレクタ電極７１を設け
ることでＩＧＢＴが形成されている。
ＩＧＢＴの断面図である。図示するように、コレクタ領
域としてのｐ＋型シリコン基板（第１半導体領域）６０
上に、パンチスルーを介するためのｎ＋型半導体層６１
がバッファ層として設けられ、このｎ＋型半導体層６１
上に第１ベース領域としてのｎ−型半導体層（第２半導
体領域）６２が設けられている。ｎ−型半導体層６２内
の表面領域には、第２ベース領域としてのｐ＋型不純物
拡散層（第３半導体領域）６３が設けられ、このｐ＋型
不純物拡散層６３内にはエミッタ領域としてのｎ＋型不
純物拡散層（第４半導体領域）６４が設けられている。
そして、ゲート絶縁膜６５、ゲート電極６６を設けるこ
とで、ｎ＋型不純物拡散層６４をソース領域、ｎ−型半
導体層６２をドレイン領域、ｐ＋型不純物拡散層６３の
表面近傍をチャネル領域とするＭＯＳトランジスタが形
成されている。そして、ｐ＋型不純物拡散層６３及びｎ
＋型不純物拡散層６４とを貫通するように、トレンチ６
７が設けられ、このトレンチ６７内には誘電体膜、例え
ばシリコン酸化膜６８を介して導電性部材、例えば多結
晶シリコン膜６９が埋め込まれ、この多結晶シリコン膜
６９上にはエミッタ電極７０が設けられている。また、
シリコン基板６０の裏面側にはコレクタ電極７１を設け
ることでＩＧＢＴが形成されている。
【００７２】次に、このＩＧＢＴの製造方法について説
明する。図２０乃至２５は、ＩＧＢＴの製造工程の断面
図を順次示している。なお、この図１９に示したＩＧＢ
Ｔは、図１のＤＭＯＳトランジスタのｎ＋型半導体領域
３０の裏面にｐ＋型半導体領域を設け、ｎ型半導体領域
２０とｐ型半導体領域２３の不純物濃度をそれぞれｎ ＋
型、ｐ＋型にした構造とみることが出来る。そのため、
製造方法も、ｐ＋型シリコン基板６０上に図１のＤＭＯ
Ｓトランジスタを形成すると考えればよい。
明する。図２０乃至２５は、ＩＧＢＴの製造工程の断面
図を順次示している。なお、この図１９に示したＩＧＢ
Ｔは、図１のＤＭＯＳトランジスタのｎ＋型半導体領域
３０の裏面にｐ＋型半導体領域を設け、ｎ型半導体領域
２０とｐ型半導体領域２３の不純物濃度をそれぞれｎ ＋
型、ｐ＋型にした構造とみることが出来る。そのため、
製造方法も、ｐ＋型シリコン基板６０上に図１のＤＭＯ
Ｓトランジスタを形成すると考えればよい。
【００７３】即ち、まず図２０に示すように、コレクタ
領域としてのｐ＋型シリコン基板６０上にＣＶＤ法等に
よりバッファ層としてのｎ＋型半導体層６１と第１ベー
ス領域としてのｎ−型半導体層６２を形成する。そし
て、このｎ−型半導体層６２にＲＩＥなどによりトレン
チ６７を形成する。その後は第１の実施形態で説明した
工程とほぼ同様であり、ｎ−型半導体層６２の表面、及
びトレンチ６７の内壁を酸化してシリコン酸化膜６８を
形成する。
領域としてのｐ＋型シリコン基板６０上にＣＶＤ法等に
よりバッファ層としてのｎ＋型半導体層６１と第１ベー
ス領域としてのｎ−型半導体層６２を形成する。そし
て、このｎ−型半導体層６２にＲＩＥなどによりトレン
チ６７を形成する。その後は第１の実施形態で説明した
工程とほぼ同様であり、ｎ−型半導体層６２の表面、及
びトレンチ６７の内壁を酸化してシリコン酸化膜６８を
形成する。
【００７４】そして、図２１に示すように、ＣＶＤ等に
より不純物を添加した低抵抗の多結晶シリコン膜６９を
形成し、トレンチ６７を埋め込む。
より不純物を添加した低抵抗の多結晶シリコン膜６９を
形成し、トレンチ６７を埋め込む。
【００７５】次に、ｎ−型半導体層６２の表面、及びト
レンチ６７内の表面の多結晶シリコン膜６９とシリコン
酸化膜６８を、図２２のようにエッチングする。
レンチ６７内の表面の多結晶シリコン膜６９とシリコン
酸化膜６８を、図２２のようにエッチングする。
【００７６】その後、ｐ型不純物である例えばボロン等
を選択的にイオン注入することにより、第２ベース領域
としてのｐ＋型不純物拡散層６３を図２３のように形成
する。
を選択的にイオン注入することにより、第２ベース領域
としてのｐ＋型不純物拡散層６３を図２３のように形成
する。
【００７７】そして図２４のように、再びＣＶＤ法等に
より、全面にシリコン酸化膜６５、多結晶シリコン膜６
６を形成した後、多結晶シリコン膜６６を所望のパター
ンにパターニングして、ゲート電極６６を形成する。
より、全面にシリコン酸化膜６５、多結晶シリコン膜６
６を形成した後、多結晶シリコン膜６６を所望のパター
ンにパターニングして、ゲート電極６６を形成する。
【００７８】その後、図２５に示すように、ゲート電極
６６の下部以外のシリコン酸化膜６５をエッチングによ
り除去し、ｎ型不純物である例えば砒素等をゲート電極
６６をマスクにしてイオン注入することにより、エミッ
タ領域としてのｎ＋型不純物拡散層６４を形成する。こ
の際、砒素等はゲート電極６６にも注入され、ゲート電
極６６の低抵抗化が図られる。
６６の下部以外のシリコン酸化膜６５をエッチングによ
り除去し、ｎ型不純物である例えば砒素等をゲート電極
６６をマスクにしてイオン注入することにより、エミッ
タ領域としてのｎ＋型不純物拡散層６４を形成する。こ
の際、砒素等はゲート電極６６にも注入され、ゲート電
極６６の低抵抗化が図られる。
【００７９】そして、トレンチ６７の表面にエミッタ電
極７０としての金属膜を、シリコン基板６０の裏面には
コレクタ電極７１をそれぞれ形成し、図１９に示したよ
うなＩＧＢＴを形成する。
極７０としての金属膜を、シリコン基板６０の裏面には
コレクタ電極７１をそれぞれ形成し、図１９に示したよ
うなＩＧＢＴを形成する。
【００８０】上述のような製造方法によって形成された
ＩＧＢＴにおいて、ｎ−型半導体層６２とｐ＋型不純物
拡散層６３とのｐｎ接合に発生し電界の集中する空乏層
の様子は、第１の実施形態で用いた図８乃至図１０と同
様であるため説明は省略する。
ＩＧＢＴにおいて、ｎ−型半導体層６２とｐ＋型不純物
拡散層６３とのｐｎ接合に発生し電界の集中する空乏層
の様子は、第１の実施形態で用いた図８乃至図１０と同
様であるため説明は省略する。
【００８１】上記のような構成並びに製造方法によれ
ば、ゲート電極６６の両側に形成したトレンチ６７内に
誘電体膜６８を介して多結晶シリコン膜６９を埋め込
み、この多結晶シリコン膜６９とベース領域６２との間
に電位差を設けることにより、２つのトレンチ６７から
空乏層を横方向に形成し、隣接するトレンチ５７間のベ
ース領域６２の全領域を空乏化出来る。
ば、ゲート電極６６の両側に形成したトレンチ６７内に
誘電体膜６８を介して多結晶シリコン膜６９を埋め込
み、この多結晶シリコン膜６９とベース領域６２との間
に電位差を設けることにより、２つのトレンチ６７から
空乏層を横方向に形成し、隣接するトレンチ５７間のベ
ース領域６２の全領域を空乏化出来る。
【００８２】これにより、第１ベース領域のｎ−型半導
体層６２と第２ベース領域のｐ＋型不純物拡散層６３と
の間の接合で形成される空乏層の湾曲部での電界集中を
回避出来る。そのため第１ベース領域６２を、十分に低
いオン電圧を実現するための低オン抵抗化に必要な高い
不純物濃度にしても高耐圧を維持できる。
体層６２と第２ベース領域のｐ＋型不純物拡散層６３と
の間の接合で形成される空乏層の湾曲部での電界集中を
回避出来る。そのため第１ベース領域６２を、十分に低
いオン電圧を実現するための低オン抵抗化に必要な高い
不純物濃度にしても高耐圧を維持できる。
【００８３】なお、本実施形態ではＰＴタイプＩＧＢＴ
を例に挙げて説明したが、ＮＰＴ（Non-Punch-Throug
h）タイプＩＧＢＴやトレンチ型ＩＧＢＴにも適用でき
るのは言うまでもない。
を例に挙げて説明したが、ＮＰＴ（Non-Punch-Throug
h）タイプＩＧＢＴやトレンチ型ＩＧＢＴにも適用でき
るのは言うまでもない。
【００８４】次にこの発明の第４の実施形態に係る半導
体装置及びその製造方法について、図２６乃至３０を用
いて説明する。
体装置及びその製造方法について、図２６乃至３０を用
いて説明する。
【００８５】図２６は、ダイオードの断面図を示してい
る。図示するように、カソード領域としてのｎ型シリコ
ン基板（第１半導体領域）８０上の表面領域に、アノー
ド領域としてのｐ＋型不純物拡散層８１（第２半導体領
域）が設けられた構造となっている。このｐ＋型不純物
拡散層８１上にはアノード電極８２が設けられている。
ｐ＋型不純物拡散層８１の両側にはトレンチ８５が設け
られ、このトレンチ８５内には誘電体膜、例えばシリコ
ン酸化膜８６を介して導電性部材、例えば多結晶シリコ
ン膜８７が埋め込まれ、その表面には電極９１が設けら
れている。そして、ｎ型半導体基板８０の裏面側にはｎ
＋型不純物拡散層８３が設けられ、この裏面にカソード
電極８４が設けることでダイオードを形成している。ト
レンチ８５中の多結晶シリコン膜８７は、例えばアノー
ド電極と同電位にされている。
る。図示するように、カソード領域としてのｎ型シリコ
ン基板（第１半導体領域）８０上の表面領域に、アノー
ド領域としてのｐ＋型不純物拡散層８１（第２半導体領
域）が設けられた構造となっている。このｐ＋型不純物
拡散層８１上にはアノード電極８２が設けられている。
ｐ＋型不純物拡散層８１の両側にはトレンチ８５が設け
られ、このトレンチ８５内には誘電体膜、例えばシリコ
ン酸化膜８６を介して導電性部材、例えば多結晶シリコ
ン膜８７が埋め込まれ、その表面には電極９１が設けら
れている。そして、ｎ型半導体基板８０の裏面側にはｎ
＋型不純物拡散層８３が設けられ、この裏面にカソード
電極８４が設けることでダイオードを形成している。ト
レンチ８５中の多結晶シリコン膜８７は、例えばアノー
ド電極と同電位にされている。
【００８６】次に、このダイオードの製造方法について
説明する。図２７乃至３０はダイオードの製造方法の断
面図を順次示している。
説明する。図２７乃至３０はダイオードの製造方法の断
面図を順次示している。
【００８７】まず図２７に示すように、ｎ型シリコン基
板８０にＲＩＥ法等によりトレンチ８５を形成する。そ
の後、酸化によりシリコン基板８０表面及びトレンチ８
５の内壁を酸化することにより、シリコン酸化膜８６を
形成する。
板８０にＲＩＥ法等によりトレンチ８５を形成する。そ
の後、酸化によりシリコン基板８０表面及びトレンチ８
５の内壁を酸化することにより、シリコン酸化膜８６を
形成する。
【００８８】そして、図２８のように、ＣＶＤ法等によ
り不純物を添加した低抵抗の多結晶シリコン膜８７を形
成し、トレンチ８５を埋め込む。
り不純物を添加した低抵抗の多結晶シリコン膜８７を形
成し、トレンチ８５を埋め込む。
【００８９】次に、エッチバックによりシリコン基板８
０の表面の多結晶シリコン膜８７とシリコン酸化膜８６
とを図２９に示すようにエッチングする。
０の表面の多結晶シリコン膜８７とシリコン酸化膜８６
とを図２９に示すようにエッチングする。
【００９０】そして、ｐ型不純物である例えばボロン等
を選択的にイオン注入することにより、ｐ＋型不純物拡
散層８１を図３０のように形成する。
を選択的にイオン注入することにより、ｐ＋型不純物拡
散層８１を図３０のように形成する。
【００９１】その後は、ｐ＋型不純物拡散層８１上にア
ノード電極８２を形成する。また、シリコン基板８０の
裏面にリーチスルーの防止並びに電極とのオーミック接
触性の向上のためのｎ＋型不純物拡散層８３、及びカソ
ード電極８４をそれぞれ形成する。そしてトレンチ８５
上に電極９１を形成することで、図２６に示したような
ダイオードを形成する。
ノード電極８２を形成する。また、シリコン基板８０の
裏面にリーチスルーの防止並びに電極とのオーミック接
触性の向上のためのｎ＋型不純物拡散層８３、及びカソ
ード電極８４をそれぞれ形成する。そしてトレンチ８５
上に電極９１を形成することで、図２６に示したような
ダイオードを形成する。
【００９２】上述のような製造方法によって形成された
ダイオードのｐｎ接合に形成される空乏層の様子を図３
１乃至３３を用いて説明する。
ダイオードのｐｎ接合に形成される空乏層の様子を図３
１乃至３３を用いて説明する。
【００９３】図３１に示すように、アノード電位ＶＡ、
カソード電位ＶＣを共に０Ｖに設定したとき、ｎ型シリ
コン基板８０とｐ＋型半導体層８１との間のｐｎ接合は
熱平衡状態にあり、空乏層が形成される。すなわち、シ
リコン基板８０中に、ｐ＋型不純物拡散層８１との接合
部に沿って湾曲した形状の空乏層８８が形成される。
カソード電位ＶＣを共に０Ｖに設定したとき、ｎ型シリ
コン基板８０とｐ＋型半導体層８１との間のｐｎ接合は
熱平衡状態にあり、空乏層が形成される。すなわち、シ
リコン基板８０中に、ｐ＋型不純物拡散層８１との接合
部に沿って湾曲した形状の空乏層８８が形成される。
【００９４】次に図３２に示すように、このｐｎ接合に
逆バイアスを印加していくとｐ＋型不純物拡散層８１と
の接合部に形成されたシリコン基板８０中の空乏層８８
の幅が拡大していく。また、トレンチ８５内の多結晶シ
リコンは８７はアノード電位同様０Ｖであるため、この
トレンチ８５の周辺にも空乏層８９が形成される。この
空乏層８９は、トレンチ８５の側面に沿って拡がってい
くことにより、空乏層８８と繋がって、空乏層８８の湾
曲部を緩和するように機能する。即ち、空乏層８９は、
空乏層８８の曲率を抑える働きがある。これにより、従
来問題となっていた空乏層８８の湾曲部での電界集中を
抑え、ダイオードの耐圧を向上できる。
逆バイアスを印加していくとｐ＋型不純物拡散層８１と
の接合部に形成されたシリコン基板８０中の空乏層８８
の幅が拡大していく。また、トレンチ８５内の多結晶シ
リコンは８７はアノード電位同様０Ｖであるため、この
トレンチ８５の周辺にも空乏層８９が形成される。この
空乏層８９は、トレンチ８５の側面に沿って拡がってい
くことにより、空乏層８８と繋がって、空乏層８８の湾
曲部を緩和するように機能する。即ち、空乏層８９は、
空乏層８８の曲率を抑える働きがある。これにより、従
来問題となっていた空乏層８８の湾曲部での電界集中を
抑え、ダイオードの耐圧を向上できる。
【００９５】そして、図３３に示すように、更にカソー
ド電位ＶＣを高くしていくと、トレンチ８５の底部領域
に形成される空乏層８９はシリコン基板８０中の深くへ
伸びていき、またトレンチ８５の側面領域の空乏層８９
は横へ拡がっていく。そして、あるカソード電圧ＶＣに
て、隣接するトレンチ８５の側面領域の空乏層８９が接
合し、このトレンチ８４間のシリコン基板８０の全領域
が空乏化（空乏層９０）する事になる。これにより、ト
レンチ８５の周辺部に形成される空乏層８９の形状も滑
らかになり電界の集中を回避でき、ダイオードの耐圧を
向上できる。
ド電位ＶＣを高くしていくと、トレンチ８５の底部領域
に形成される空乏層８９はシリコン基板８０中の深くへ
伸びていき、またトレンチ８５の側面領域の空乏層８９
は横へ拡がっていく。そして、あるカソード電圧ＶＣに
て、隣接するトレンチ８５の側面領域の空乏層８９が接
合し、このトレンチ８４間のシリコン基板８０の全領域
が空乏化（空乏層９０）する事になる。これにより、ト
レンチ８５の周辺部に形成される空乏層８９の形状も滑
らかになり電界の集中を回避でき、ダイオードの耐圧を
向上できる。
【００９６】上記のような構成ならびに製造方法によれ
ば、ｐ＋型半導体領域８１の両側に形成したトレンチ８
５内にシリコン酸化膜８６を介して多結晶シリコン膜８
７を埋め込み、この多結晶シリコン膜８６とｎ型シリコ
ン基板８０との間に電位差を設けることにより、２つの
トレンチ８５から空乏層８９を横方向に形成し、シリコ
ン基板８０の隣接するトレンチ間８５の全域を空乏化で
きる。
ば、ｐ＋型半導体領域８１の両側に形成したトレンチ８
５内にシリコン酸化膜８６を介して多結晶シリコン膜８
７を埋め込み、この多結晶シリコン膜８６とｎ型シリコ
ン基板８０との間に電位差を設けることにより、２つの
トレンチ８５から空乏層８９を横方向に形成し、シリコ
ン基板８０の隣接するトレンチ間８５の全域を空乏化で
きる。
【００９７】これにより、ｐｎ接合で形成される空乏層
８８の湾曲部での電界集中を回避できる。そのためシリ
コン基板８０を、十分に低いオン電圧を実現するための
低オン抵抗化に必要な高い不純物濃度にしても高耐圧を
維持できる。
８８の湾曲部での電界集中を回避できる。そのためシリ
コン基板８０を、十分に低いオン電圧を実現するための
低オン抵抗化に必要な高い不純物濃度にしても高耐圧を
維持できる。
【００９８】なお、ＭＩＳ構造により形成するためのト
レンチは、上記第１乃至第４の実施形態で示したような
位置に限られるものではない。図３４には本発明の第１
の実施形態の変形例として、ＤＭＯＳトランジスタの断
面図を示している。図示するように、この構造は従来の
ＤＭＯＳトランジスタにおいてゲート電極２２下部にト
レンチ２５を形成し、トレンチ２５の底部及び側壁全面
に誘電体膜２６を形成し、導電性部材２７で埋め込んだ
ものである。導電性部材２７はゲート、またはソース電
位と同電位にされることによりドレイン領域２０内に空
乏層を形成する。この空乏層によって、ベース領域２３
とドレイン領域２０との間に発生する、湾曲した空乏層
の曲率を抑制することが出来、耐圧を向上することが出
来る。無論、この変形例は第１の実施形態に限られるも
のではなく、第３の実施形態についても適用できるのは
明らかである。またトレンチは、位置だけでなくその断
面形状についても、第１乃至第４の実施形態で図示した
ような形状に限られるものではなく、例えば底部断面が
半円形など様々な形状のものを用いてもよい。
レンチは、上記第１乃至第４の実施形態で示したような
位置に限られるものではない。図３４には本発明の第１
の実施形態の変形例として、ＤＭＯＳトランジスタの断
面図を示している。図示するように、この構造は従来の
ＤＭＯＳトランジスタにおいてゲート電極２２下部にト
レンチ２５を形成し、トレンチ２５の底部及び側壁全面
に誘電体膜２６を形成し、導電性部材２７で埋め込んだ
ものである。導電性部材２７はゲート、またはソース電
位と同電位にされることによりドレイン領域２０内に空
乏層を形成する。この空乏層によって、ベース領域２３
とドレイン領域２０との間に発生する、湾曲した空乏層
の曲率を抑制することが出来、耐圧を向上することが出
来る。無論、この変形例は第１の実施形態に限られるも
のではなく、第３の実施形態についても適用できるのは
明らかである。またトレンチは、位置だけでなくその断
面形状についても、第１乃至第４の実施形態で図示した
ような形状に限られるものではなく、例えば底部断面が
半円形など様々な形状のものを用いてもよい。
【００９９】更に、第１乃至第４の実施形態において
は、ＭＯＳトランジスタ、ＩＧＢＴ、ダイオードを例に
とって説明したが、これら以外の特にパワー素子にも適
用できる。また、トレンチを埋め込む材料としては、シ
リコン酸化膜以外の誘電体を用いても同様の効果が得ら
れ、本発明の主旨を逸脱しない範囲で適宜変形して実施
することが出来る。
は、ＭＯＳトランジスタ、ＩＧＢＴ、ダイオードを例に
とって説明したが、これら以外の特にパワー素子にも適
用できる。また、トレンチを埋め込む材料としては、シ
リコン酸化膜以外の誘電体を用いても同様の効果が得ら
れ、本発明の主旨を逸脱しない範囲で適宜変形して実施
することが出来る。
【０１００】
【発明の効果】以上説明したように、この発明によれ
ば、オン抵抗を低減しつつ高耐圧を維持できる半導体装
置及びその製造方法を提供できる。
ば、オン抵抗を低減しつつ高耐圧を維持できる半導体装
置及びその製造方法を提供できる。
【図１】この発明の第１の実施形態に係る半導体装置に
ついて説明するためのもので、ＤＭＯＳトランジスタの
断面図。
ついて説明するためのもので、ＤＭＯＳトランジスタの
断面図。
【図２】この発明の第１の実施形態に係る半導体装置の
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第１の製造工程を示す断面図。
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第１の製造工程を示す断面図。
【図３】この発明の第１の実施形態に係る半導体装置の
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第２の製造工程を示す断面図。
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第２の製造工程を示す断面図。
【図４】この発明の第１の実施形態に係る半導体装置の
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第３の製造工程を示す断面図。
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第３の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体装置の
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第４の製造工程を示す断面図。
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第４の製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体装置の
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第５の製造工程を示す断面図。
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第５の製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体装置の
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第６の製造工程を示す断面図。
製造方法について説明するためのもので、ＤＭＯＳトラ
ンジスタの第６の製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体装置に
おいて、ドレイン電位が０Ｖの時のベース−ドレイン間
に形成される空乏層の様子を示す図。
おいて、ドレイン電位が０Ｖの時のベース−ドレイン間
に形成される空乏層の様子を示す図。
【図９】この発明の第１の実施形態に係る半導体装置に
おいて、ドレイン電位に正の電位を与えた時のベース−
ドレイン間に形成される空乏層の様子を示す図。
おいて、ドレイン電位に正の電位を与えた時のベース−
ドレイン間に形成される空乏層の様子を示す図。
【図１０】この発明の第１の実施形態に係る半導体装置
において、ドレイン電位に大きな正の電位を与えた時の
ベース−ドレイン間に形成される空乏層の様子を示す
図。
において、ドレイン電位に大きな正の電位を与えた時の
ベース−ドレイン間に形成される空乏層の様子を示す
図。
【図１１】この発明の第２の実施形態に係る半導体装置
について説明するためのもので、ＵＭＯＳトランジスタ
の断面図。
について説明するためのもので、ＵＭＯＳトランジスタ
の断面図。
【図１２】この発明の第２の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第１の製造工程を示す断面図。
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第１の製造工程を示す断面図。
【図１３】この発明の第２の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第２の製造工程を示す断面図。
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第２の製造工程を示す断面図。
【図１４】この発明の第２の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第３の製造工程を示す断面図。
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第３の製造工程を示す断面図。
【図１５】この発明の第２の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第４の製造工程を示す断面図。
の製造方法について説明するためのもので、ＵＭＯＳト
ランジスタの第４の製造工程を示す断面図。
【図１６】この発明の第２の実施形態に係る半導体装置
において、ドレイン電位が０Ｖの時のベース−ドレイン
間に形成される空乏層の様子を示す図。
において、ドレイン電位が０Ｖの時のベース−ドレイン
間に形成される空乏層の様子を示す図。
【図１７】この発明の第２の実施形態に係る半導体装置
において、ドレイン電位に正の電位を与えた時のベース
−ドレイン間に形成される空乏層の様子を示す図。
において、ドレイン電位に正の電位を与えた時のベース
−ドレイン間に形成される空乏層の様子を示す図。
【図１８】この発明の第２の実施形態に係る半導体装置
において、ドレイン電位に大きな正の電位を与えた時の
ベース−ドレイン間に形成される空乏層の様子を示す
図。
において、ドレイン電位に大きな正の電位を与えた時の
ベース−ドレイン間に形成される空乏層の様子を示す
図。
【図１９】この発明の第３の実施形態に係る半導体装置
について説明するためのもので、ＩＧＢＴの断面図。
について説明するためのもので、ＩＧＢＴの断面図。
【図２０】この発明の第３の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＩＧＢＴの
第１の製造工程を示す断面図。
の製造方法について説明するためのもので、ＩＧＢＴの
第１の製造工程を示す断面図。
【図２１】この発明の第３の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＩＧＢＴの
第２の製造工程を示す断面図。
の製造方法について説明するためのもので、ＩＧＢＴの
第２の製造工程を示す断面図。
【図２２】この発明の第３の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＩＧＢＴの
第３の製造工程を示す断面図。
の製造方法について説明するためのもので、ＩＧＢＴの
第３の製造工程を示す断面図。
【図２３】この発明の第３の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＩＧＢＴの
第４の製造工程を示す断面図。
の製造方法について説明するためのもので、ＩＧＢＴの
第４の製造工程を示す断面図。
【図２４】この発明の第３の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＩＧＢＴの
第５の製造工程を示す断面図。
の製造方法について説明するためのもので、ＩＧＢＴの
第５の製造工程を示す断面図。
【図２５】この発明の第３の実施形態に係る半導体装置
の製造方法について説明するためのもので、ＩＧＢＴの
第６の製造工程を示す断面図。
の製造方法について説明するためのもので、ＩＧＢＴの
第６の製造工程を示す断面図。
【図２６】この発明の第４の実施形態に係る半導体装置
について説明するためのもので、ダイオードの断面図。
について説明するためのもので、ダイオードの断面図。
【図２７】この発明の第４の実施形態に係る半導体装置
の製造方法について説明するためのもので、ダイオード
の第１の製造工程を示す断面図。
の製造方法について説明するためのもので、ダイオード
の第１の製造工程を示す断面図。
【図２８】この発明の第４の実施形態に係る半導体装置
の製造方法について説明するためのもので、ダイオード
の第２製造工程を示す断面図。
の製造方法について説明するためのもので、ダイオード
の第２製造工程を示す断面図。
【図２９】この発明の第４の実施形態に係る半導体装置
の製造方法について説明するためのもので、ダイオード
の第３の製造工程を示す断面図。
の製造方法について説明するためのもので、ダイオード
の第３の製造工程を示す断面図。
【図３０】この発明の第４の実施形態に係る半導体装置
の製造方法について説明するためのもので、ダイオード
の第４の製造工程を示す断面図。
の製造方法について説明するためのもので、ダイオード
の第４の製造工程を示す断面図。
【図３１】この発明の第４の実施形態に係る半導体装置
において、カソード電位が０Ｖの時のｐｎ接合に形成さ
れる空乏層の様子を示す図。
において、カソード電位が０Ｖの時のｐｎ接合に形成さ
れる空乏層の様子を示す図。
【図３２】この発明の第４の実施形態に係る半導体装置
において、カソード電位に正の電位を与えたの時のｐｎ
接合に形成される空乏層の様子を示す図。
において、カソード電位に正の電位を与えたの時のｐｎ
接合に形成される空乏層の様子を示す図。
【図３３】この発明の第４の実施形態に係る半導体装置
において、カソード電位に大きな正の電位を与えたの時
のｐｎ接合に形成される空乏層の様子を示す図。
において、カソード電位に大きな正の電位を与えたの時
のｐｎ接合に形成される空乏層の様子を示す図。
【図３４】この発明の第１の実施形態の変形例に係る半
導体装置について説明するためのもので、ＤＭＯＳトラ
ンジスタの断面図。
導体装置について説明するためのもので、ＤＭＯＳトラ
ンジスタの断面図。
【図３５】従来の半導体装置について説明するためのも
ので、ＤＭＯＳトランジスタの断面図。
ので、ＤＭＯＳトランジスタの断面図。
１０、２０、４０…ｎ型半導体（シリコン）基板（ドレ
イン領域） １１、２１、４４、６５…ゲート絶縁膜 １２、２２、４５、６６…ゲート電極 １３、２３、４１…ｐ型不純物拡散層（ベース領域） １４、２４、４２…ｎ＋型不純物拡散層（ソース領域） １５、２９、５０、８３…ｎ＋型不純物拡散層 １６、３０、５１…ドレイン電極 １７、２８、４９…ソース電極 ２５、４３、４６、６７、８５…トレンチ ２６、４７、６８、８６…誘電体膜（シリコン酸化膜） ２７、４８、６９、８７…導電性部材（多結晶シリコ
ン） １８、１８ａ〜ｃ、３１、３２、３３、５２、５３、５
４、８８、８９、９０…空乏層 ６０…ｐ＋型半導体基板 ６１…ｎ＋型半導体層 ６２…ｎ−型半導体層（第１ベース領域） ６３…ｐ＋型不純物拡散層（第２ベース領域） ６４…ｎ＋型不純物拡散層（エミッタ領域） ７０…エミッタ電極 ７１…コレクタ電極 ８０…ｎ型半導体（シリコン）基板（カソード領域） ８１…ｐ＋型不純物拡散層（アノード領域） ８２…アノード電極 ８４…カソード電極 ９１…電極
イン領域） １１、２１、４４、６５…ゲート絶縁膜 １２、２２、４５、６６…ゲート電極 １３、２３、４１…ｐ型不純物拡散層（ベース領域） １４、２４、４２…ｎ＋型不純物拡散層（ソース領域） １５、２９、５０、８３…ｎ＋型不純物拡散層 １６、３０、５１…ドレイン電極 １７、２８、４９…ソース電極 ２５、４３、４６、６７、８５…トレンチ ２６、４７、６８、８６…誘電体膜（シリコン酸化膜） ２７、４８、６９、８７…導電性部材（多結晶シリコ
ン） １８、１８ａ〜ｃ、３１、３２、３３、５２、５３、５
４、８８、８９、９０…空乏層 ６０…ｐ＋型半導体基板 ６１…ｎ＋型半導体層 ６２…ｎ−型半導体層（第１ベース領域） ６３…ｐ＋型不純物拡散層（第２ベース領域） ６４…ｎ＋型不純物拡散層（エミッタ領域） ７０…エミッタ電極 ７１…コレクタ電極 ８０…ｎ型半導体（シリコン）基板（カソード領域） ８１…ｐ＋型不純物拡散層（アノード領域） ８２…アノード電極 ８４…カソード電極 ９１…電極
Claims (13)
- 【請求項１】 半導体基板に形成されたドレイン領域
と、 前記ドレイン領域内の表面一部領域に各々隔離して設け
られ、前記ドレイン領域とｐｎ接合を形成するベース領
域と、 前記ベース領域の各々表面一部領域に前記ドレイン領域
と隔離して形成されたソース領域と、 隣接する前記ベース領域間にわたって、前記ドレイン領
域の表面上、前記ベース領域の表面上及び前記ソース領
域の一部表面上を覆うように、絶縁膜を介して形成され
たゲート電極と、 前記ゲート電極と隔離して前記ベース領域及び前記ソー
ス領域とを貫通して形成されたトレンチと、 前記トレンチ内壁の底部、及び側壁部の少なくとも一部
に形成された誘電体膜と、 前記誘電体膜を介して前記トレンチ内に導電性部材を充
填して形成されたソース電極とを具備したことを特徴と
する半導体装置。 - 【請求項２】 半導体基板に形成されたドレイン領域
と、 前記ドレイン領域上に設けられ、前記ドレイン領域とｐ
ｎ接合を形成するベース領域と、 前記ベース領域上に形成されたソース領域と、 前記ベース領域及び前記ソース領域とを貫通して、ゲー
ト絶縁膜を介して設けられたトレンチゲート電極と、 前記トレンチゲート電極の両側に、前記トレンチゲート
電極と隔離して、前記ベース領域及び前記ソース領域と
を貫通して形成されたトレンチと、 前記トレンチ内壁の底部、及び側壁部の少なくとも一部
に形成された誘電体膜と、 前記誘電体膜を介して前記トレンチ内に導電性部材を充
填して形成されたソース電極とを具備したことを特徴と
する半導体装置。 - 【請求項３】 半導体基板に形成された第１ベース領域
と、 前記第１ベース領域内の表面一部領域に各々隔離して設
けられ、前記第１ベース領域とｐｎ接合を形成する第２
ベース領域と、 前記第２ベース領域の各々表面一部領域に前記第１ベー
ス領域と隔離して形成されたエミッタ領域と、 前記第１ベース領域の裏面に形成されたコレクタ領域
と、 隣接する前記第２ベース領域間にわたって、前記第１ベ
ース領域の表面上、前記第２ベース領域の表面上及び前
記エミッタ領域の一部表面上をそれぞれ覆うように、ゲ
ート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極と隔離して前記第２ベース領域及び前記
エミッタ領域とを貫通して形成されたトレンチと、 前記トレンチ内壁の底部、及び側壁部の少なくとも一部
に形成された誘電体膜と、 前記誘電体膜を介して前記トレンチ内に導電性部材を充
填して形成されたエミッタ電極とを具備したことを特徴
とする半導体装置。 - 【請求項４】 前記誘電体膜は、前記トレンチ内壁の底
部、及び底部から前記ベース領域の一部にわたる側壁部
に形成されることを特徴とする請求項１または２記載の
半導体装置。 - 【請求項５】 前記誘電体膜は、前記トレンチ内壁の底
部、及び底部から前記第２ベース領域の一部にわたる側
壁部に形成されることを特徴とする請求項３記載の半導
体装置。 - 【請求項６】 半導体基板に形成されたカソード領域
と、 前記カソード領域内の表面一部領域に設けられ、前記カ
ソード領域とｐｎ接合を形成するアノード領域と、 前記アノード領域の両側に前記アノード領域と隔離して
形成されたトレンチと、前記トレンチ内壁の内壁全面に
形成された誘電体膜と、 前記誘電体膜を介して前記トレンチ内に充填された導電
性部材とを具備したことを特徴とする半導体装置。 - 【請求項７】 前記トレンチ内に埋め込まれた前記導電
性部材は、アノード電極と同電位であることを特徴とす
る請求項６記載の半導体装置。 - 【請求項８】 前記トレンチ内に埋め込まれた前記導電
性部材は、不純物が添加された低抵抗の多結晶シリコン
であることを特徴とする請求項１乃至７いずれか１項記
載の半導体装置。 - 【請求項９】 第１導電型の第１半導体領域に、互いに
離隔して複数のトレンチを形成する工程と、 前記第１半導体領域上、及び前記トレンチ内壁全面に渡
って誘電体膜を形成する工程と、 前記トレンチ内を導電性部材により埋め込む工程と、 前記第１半導体領域上の前記誘電体膜と、前記トレンチ
内の表面領域の前記誘電体膜と前記導電性部材とを除去
する工程と、 前記トレンチ開口部の角部領域に、それぞれが離隔し且
つ前記誘電体膜に達する深さの第２導電型の第２半導体
領域を形成する工程と、 前記第２半導体領域内に、前記誘電体膜に達しない深さ
の第１導電型の第３半導体領域を形成する工程と、 隣接する前記第２半導体領域間の、第１半導体領域の表
面上、第２半導体領域の表面上、及び第３半導体領域の
一部表面上をそれぞれ覆うように、ゲート絶縁膜を介し
てゲート電極を形成する工程とを備えることを特徴とす
る半導体装置の製造方法。 - 【請求項１０】 第１導電型の第１半導体領域にゲート
絶縁膜を介してトレンチゲート電極を形成する工程と、 前記トレンチゲート電極の両側に前記トレンチゲート電
極に離隔してトレンチを形成する工程と、 前記第１半導体領域上、前記トレンチゲート電極上、及
び前記トレンチ内壁全面に渡って誘電体膜を形成する工
程と、 前記トレンチ内を導電性部材により埋め込む工程と、 前記トレンチゲート電極及び前記第１半導体領域上の前
記誘電体膜と、前記トレンチ内の表面領域の前記誘電体
膜と前記導電性部材とを除去する工程と、 前記第１半導体領域の表面に、前記誘電体膜に達する深
さの第２導電型の第２半導体領域を形成する工程と、 前記第２半導体領域の表面に前記誘電体膜に達しない深
さの第１導電型の第３半導体領域を形成する工程とを備
えることを特徴とする半導体装置の製造方法。 - 【請求項１１】 第１導電型の第１の半導体領域上に第
２導電型の第２半導体領域を形成する工程と、 前記第２半導体領域に、互いに離隔して複数のトレンチ
を形成する工程と、 前記第２半導体領域上、及び前記トレンチ内壁全面に渡
って誘電体膜を形成する工程と、 前記トレンチ内を導電性部材により埋め込む工程と、 前記第２半導体領域上の前記誘電体膜と、前記トレンチ
内の表面領域の前記誘電体膜と前記導電性部材とを除去
する工程と、 前記トレンチ開口部の角部領域に、それぞれが離隔し且
つ前記誘電体膜に達する深さの第１導電型の第３半導体
領域を形成する工程と、 前記第３半導体領域内に、前記誘電体膜に達しない深さ
の第２導電型の第４半導体領域を形成する工程と、 隣接する前記第３半導体領域間の、第２半導体領域の表
面上、第３半導体領域の表面上、及び第４半導体領域の
一部表面上をそれぞれ覆うように、ゲート絶縁膜を介し
てゲート電極を形成する工程とを備えることを特徴とす
る半導体装置の製造方法。 - 【請求項１２】 第１導電型の第１半導体領域に、互い
に離隔して複数のトレンチを形成する工程と、 前記第１の半導体領域上及び前記トレンチ内壁全面に渡
って誘電体膜を形成する工程と、 前記トレンチ内を導電性部材により埋め込む工程と、前
記第１半導体領域上の前記誘電体膜を除去する工程と、 隣接する前記トレンチ間の前記第１半導体領域の一部表
面領域に、前記トレンチと離隔して第２導電型の第２半
導体領域を形成する工程とを備えることを特徴とする半
導体装置の製造方法。 - 【請求項１３】 前記トレンチ内を埋め込む前記導電性
部材は、不純物が添加された低抵抗の多結晶シリコンで
あることを特徴とする請求項９乃至１２いずれか１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP26070999A JP3704007B2 (ja) | 1999-09-14 | 1999-09-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001085688A true JP2001085688A (ja) | 2001-03-30 |
| JP3704007B2 JP3704007B2 (ja) | 2005-10-05 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| CN110911477A (zh) * | 2018-09-14 | 2020-03-24 | 株式会社东芝 | 半导体装置 |
| CN110911477B (zh) * | 2018-09-14 | 2023-10-13 | 株式会社东芝 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3704007B2 (ja) | 2005-10-05 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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