JP2004289185A - 多層拡張ドレイン構造を有する高電圧縦型トランジスタ - Google Patents

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Abstract

【課題】 低いオン抵抗特性を有し、オフ状態において高電圧を維持する高電圧トランジスタを提供する。
【解決手段】 低いオン抵抗特性を有し、オフ状態において高電圧を維持する高電圧トランジスタは、多層拡張ドレイン構造の近傍に一又は二以上のソース領域が配置されており、この構造は、一又は二以上の誘電体層によってフィールドプレート部材から分離された拡張されたドリフト領域を含んでいる。フィールドプレート部材は最も低い回路ポテンシャルにおいて、トランジスタはオフ状態においてドレインに印加される高電圧を維持する。層状の構造は、種々の方法で製造することができる。ＭＯＳＦＥＴ構造は、ソース領域近傍のデバイスに組み込まれるか、あるいはＭＯＳＦＥＴ構造を省略して、スタンドアロンのドリフト領域を有する高電圧トランジスタ構造を製造することができる。
【選択図】 図１

Description

本発明は、シリコン基板上に形成される半導体デバイスに、より具体的には、高圧に耐えることができる電界効果型半導体トランジスタ構造に関する。
高電圧電界効果トランジスタ（ＨＶＦＥＴ）は、半導体分野でよく知られている。ＨＶＦＥＴは、最も多くの場合、デバイスが「オフ」状態のときに印加される高圧に耐える拡張ドレイン領域（extended drain region）を含むデバイス構造を有している。このタイプのＨＶＦＥＴは、オフラインの電力供給、モーター制御等のためのＡＣ／ＤＣ変換器といった電力変換のアプリケーションにおいて一般的に使用されている。これらのデバイスは、「オン」状態での電流に対する抵抗を最小限にしつつ、高圧でのスイッチング及びオフ状態での高い遮断電圧を達成している。遮断電圧、言い換えると破壊電圧は、一般にＶbdと表される。頭文字Ｒspは抵抗と表面積との積を表し、これは一般にデバイスのオン状態における性能を示す。拡張ドレイン領域を有する従来のＨＶＦＥＴであって、最上層の導電型が拡張ドレイン領域の導電型と反対であるものの例は、米国特許第４，８１１，０７５号において見ることができる。
従来からのＨＶＦＥＴでは、デバイスがオフのときにドレインに印加される高圧に耐えるために、拡張ドレイン領域は通常少なくドープされている。また、電界が大きい面積に広がるよう拡張ドレイン領域の長さも長くされ、これによりデバイスが高圧に耐えられるようにしている。しかしながら、デバイスがオン（すなわち導電状態）とされると、電流は拡張ドレイン領域を通って流れる。したがって、ドーピングの低下及び拡張ドレイン領域の長さの増大が結びつくと、これらはともにオン状態の抵抗を高くすることから、デバイスのオン状態の性能にとって有害な効果をもたらす。言い換えれば、従来からの高圧ＦＥＴの設計には、ＶbdとＲspの間にトレードオフがあるという特徴がある。
定量的な例として、代表的な従来技術の縦型ＨＶＦＥＴ（ＮＭＯＳ型）は、Ｖbdが６００Ｖ程度、Ｒspが約１６Ωｍｍ2という値を有する。Ｒsp値が高くなるという犠牲を払いながらＶbdを６００Ｖを超えるまでに高めて拡張ドレインの長さを長くすると、デバイスの性能に影響を与えうる。反対に、拡張ドレインの長さを短くすると、オン状態の抵抗を１６Ωｍｍ2を下回るようにすることができるが、デバイス構造のこのような変化は、Ｖbdが６００Ｖを下回る原因ともなりうる。
高いＶbd電圧を維持するとともに小さいＲsp値を有するようなデバイス構造については、米国特許第４，７５４，３１０号、同第５，４３８，２１５号、およびT. Fujihiraによる「Theory of Semiconductor Superjunction Devices」と題された論文（Jpn. J. Appl. Phys., Vol. 36, pp. 6254-6262, 1977年10月）において議論されている。このデバイス構造には、拡張ドレイン領域は、例えばＰＮＰＮＰ…というように異なる導電型の層が交互に現れる半導体材料が含まれている。一つの導電型の各層に高電圧が印加されるので、すべての層は互いに電荷キャリアが空乏状態となる。これにより、単層のデバイスと比較して、導電層のかなり高いドーピング濃度において高いＶbdが可能となる。もちろん、高いドーピング濃度はトランジスタデバイスのＲspを下げるので有利である。例えば、G. Deboyらによる「A new generation of high voltage MOSFETs breaks the limit line of silicon」（IEDM tech. Digest, pp. 683-685, 1998）と題する論文において、著者はＶbdが６００Ｖ、Ｒspが約４Ωｍｍ2の縦型ＮＭＯＳデバイスについて報告している。
高い電圧を達成するという問題についての別の方法が、S. Merchantらによる「Realization of High Breakdown Voltage in Thin SOI Devices」と題する論文（Proc. Intl. Symp. On Power Devices and Ics, pp.31-35, 1991）に開示されている。この論文は、半導体基板の上に配置された埋め込み酸化物層(buried oxide layer)の上部に設けられたシリコンの薄い層を有する拡張ドレイン領域について教示している。これを動作させると、高電圧において下にあるシリコン基板が薄いシリコンの層から電荷を奪う。著者は、上部のシリコン層が十分に薄く、埋め込み酸化物層が十分に厚ければ、Ｖbdの大きな値が得られると主張する。この方法を用いると、例えば、Ｖbdが６００Ｖ、Ｒspが約８ｍｍ2というラテラルＮＭＯＳデバイスが得られる。
上記以外に当業者が関心を持つと思われる関連文献として、米国特許第６，１８４，５５５号、同第６，１９１，４４７号、同第６，０７５，２５９号、同第５，９９８，８３３号、同第５，６３７，８９８号、国際出願ＰＣＴ／ＩＢ９８／０２０６０号（国際公開番号ＷＯ９９／３４４４９）、そしてT. Letavicらによる論文「High Performance Technology Based on Thin Layer Silicon-on-Insulator」（Proc. ISPSD, pp.49-52, 1997）などがある。
米国特許第４，８１１，０７５号 米国特許第４，７５４，３１０号 米国特許第５，４３８，２１５号 米国特許第６，１８４，５５５号 米国特許第６，１９１，４４７号 米国特許第６，０７５，２５９号 米国特許第５，９９８，８３３号 米国特許第５，６３７，８９８号 国際出願ＰＣＴ／ＩＢ９８／０２０６０号（国際公開番号ＷＯ９９／３４４４９） T. Fujihira「Theory of Semiconductor Superjunction Devices」（Jpn. J. Appl. Phys., Vol. 36, pp. 6254-6262, 1977年10月） G. Deboy他「A new generation of high voltage MOSFETs breaks the limit line of silicon」（IEDM tech. Digest, pp. 683-685, 1998） S. Merchant他「Realization of High Breakdown Voltage in Thin SOI Devices」(Proc. Intl. Symp. On Power Devices and Ics, pp.31-35, 1991） T. Letavic他「High Performance Technology Based on Thin Layer Silicon-on-Insulator」（Proc. ISPSD, pp.49-52, 1997）
上述のデバイス構造は、オン状態の抵抗を相対的に低くして高いＶbdを達成するが、いまだに、より低いオン状態の抵抗を達成しつつ更に高い電圧に耐えることができる高電圧トランジスタ構造に対する満たされない要求が存在する。
上記の課題を解決するために、第一の発明に係る縦型高電圧トランジスタは、
第一の導電型のドレイン領域を含み、
第一の導電型の少なくとも一つのソース領域を含み、
前記第一の導電型とは反対の第二の導電型のボディ領域を含み、そのうちの少なくとも一つはソース領域と隣接しており、
ドレイン領域から少なくとも一つのボディ領域へ向かう第一の方向において、平行に配置された第一の導電型からなる複数のドリフト領域を含み、これらのドリフト領域は前記第一の方向と直交する第二の方向において誘電体層により分離されており、
誘電体層内に配置された少なくとも一つのフィールドプレート部材を含み、この少なくとも一つのフィールドプレート部材はドリフト領域から完全に分離されており、そして、
少なくとも一つのフィールドプレート部材と少なくとも一つのボディ領域の間に配置された絶縁ゲートを含み、チャネル領域が前記少なくとも一つのボディ領域内において絶縁ゲートの近くにおいて前記少なくとも一つのソース領域と少なくとも一つのドリフト領域の間に規定されている、
ことを特徴とする。
第２の発明は、第一の発明において、さらに、少なくとも一つのソース領域と電気的に接続されたソース電極と、
ドレイン領域に電気的に接続されたドレイン電極と、
を含むものである。
第三の発明は、第一の発明において、前記高圧トランジスタは平坦な底面を有する半導体基板上に形成され、前記第一の方向は前記平坦な底面に直交し、前記第二の方向は前記平坦な底面と平行とする。
第四の発明は、第一の発明において、前記第一の導電型はｎ型とし、前記第二の導電型はｐ型とする。
第五の発明は、第一の発明において、前記第一の導電型はｐ型とし、前記第二の導電型はｎ型とする。
第五の発明は、第一の発明において、ドリフト領域は、その長さ方向が第一の方向であり、幅方向が第二の方向であり、長さは幅の５倍よりも長いものである。
第六の発明は、第一の発明において、チャネル領域の方向は第一の方向と平行とする。
第七の発明は、第一の発明において、前記少なくとも一つのフィールドプレート部材は、高い濃度にドープされたポリシリコンとする。
第九の発明は、第七の発明において、前記少なくとも一つのフィールドプレート部材は、ドリフト領域と平行な方向とされている。
第十の発明は、第一の発明において、前記誘電体層は二酸化ケイ素からなる。
第十一の発明は、第一の発明において、前記ドリフト領域は前記ドレイン領域の近傍で高く、前記少なくとも一つのボディ領域の近傍で低いドーピングを有する。
第十二の発明は、第一の発明において、各ドリフト領域は、線形的に変化するドーピングプロファイルを有する。
第十三の発明は、第一の発明において、ドリフト領域及び誘電体層はそれぞれ幅方向が第二の方向であり、誘電体層の幅は各ドリフト領域の幅よりも広いものとする。
第十四の発明は、第一の発明において、前記少なくとも一つのフィールドプレート部材は絶縁ゲートを超えて第一の方向に延在している。
上記の課題を解決するために、第十五の発明に係る縦型高電圧トランジスタは、
第一の導電型のドレイン領域を有し、
第一の導電型とは反対の第２の導電型の複数のボディ領域を有し、
第一の導電型の複数のドリフト領域を有し、各ドリフト領域はドレイン領域から一又は二以上のボディ領域に向かう第一の方向に延在しており、
第一の方向に延在する第一のフィールドプレート部材を含み、各フィールドプレート部材は第二の方向において離間し、誘電体層によってドリフト領域とは絶縁されており、
第一の導電型の複数のソース領域を含み、各ソース領域はボディ領域の一つに近接しており、
各ボディ領域の上に配置された少なくとも一つの絶縁ゲート部材を含み、これによりソース領域の一つからドリフト領域の一つへ向かう第二の方向に延在するチャネル領域を規定する、
ことを特徴とする。
第十六の発明は、第十五の発明において、さらに、
前記ドレイン領域と電気的に接続したドレイン電極と、
前記ソース領域と電気的に接続したソース電極と、
を含むことを特徴とする。
第十七の発明は、第十五の発明において、前記ドリフト領域は、その長さ方向が第一の方向であり、幅方向が第二の方向であり、長さは幅の５倍よりも長いものである。
第十八の発明は、第十五の発明において、前記ドリフト領域は実質的に平坦な底面を有する基板を含み、前記第一の方向は基板の底面に垂直な縦方向であり、前記第二の方向は基板の底面に平行な横方向である。
第十九の発明は、第十五の発明において、前記誘電体層は二酸化ケイ素からなる。
第二十の発明は、第十五の発明において、前記ドリフト領域はドレイン領域の近くにおいて高く、ボディ領域の近くにおいて低いドーピングを有する。
第二十一の発明は、第十五の発明において、ドリフト領域は、線形的に変化するドーピングプロファイルを有する。
上記の課題を解決するために、第二十二の発明に係る縦型高電圧トランジスタは、
基板を含み、
第一の導電型のソース領域を含み、
縦方向に延在してソース領域を基板と接続する第二の導電型のドリフト領域を含み、ドリフト領域は第一及び第二の側壁を有し、
第一及び第二の側壁にそれぞれ沿って配置された第一及び第二の誘電体層を含み、
それぞれ第一及び第二の誘電体層の近くで縦方向に延在する第一及び第二のフィールドプレート部材を含み、第一及び第二の誘電体層はそれぞれ第一及び第二の側壁から第一及び第二のフィールドプレート部材を絶縁し、第一及び第二のフィールドプレート部材は基板から絶縁され、第一及び第二の側壁と平行な方向とされており、
ソース領域と電気的に接続されたソース電極及び基板と電気的に接続されたドレイン電極を含み、
縦型高電圧トランジスタがオン状態で動作するときは、電流がソース電極からソース領域、ドリフト領域そして基板を通ってドレイン電極へ流れ、縦型高電圧トランジスタがオフ状態で動作するときは、ドリフト領域がピンチオフとされる、
ことを特徴とする。
第二十三の発明は、第二十二の発明において、前記ドリフト領域は半導体材料のエピタキシャル層からなる。
第二十四の発明は、第二十三の発明において、前記エピタキシャル層は線形的に変化するドーピングプロファイルを有している。
第二十五の発明は、第二十二の発明において、第一の導電型はｎ型とする。
第二十六の発明である回路は、低電圧トランジスタと第二十二の発明に係る縦型高電圧トランジスタが直列に接続され、低電圧トランジスタがオフのときに縦型高電圧トランジスタ内の電流が遮断されるようにしたことを特徴とする。
第二十七の発明は、第二十二の発明において、第一の導電型はｎ型であり、第二の導電型はｐ型である。
第二十八の発明は、第二十二の発明において、ソース領域の近傍において第一及び第二のフィールドプレート部材とドリフト領域の第一及び第二の側壁との間の間隔を狭くしたものである。
拡張ドレイン領域もしくはドリフト領域を有する高電圧電界効果トランジスタ及びこれを製造する方法について説明する。ＨＶＦＥＴは固有のオン状態の低い抵抗を有し、オフ状態における高い電圧に耐える。以下の説明では、本発明の完全な理解が得られるよう、材料の種類、ドーピングのレベル、構造的特徴、プロセスの各ステップなどの多数の具体例について詳細に述べる。半導体技術における通常の知識を有する実務者であれば、これらの詳細な説明の多くの部分がなくても本発明が実施できること理解されるだろう。他の例では、発明の焦点をぼかすのを避けるために、周知の要素、技術、プロセスのステップについては詳しく説明していない。
図１は、本発明の一つの実施例に基づいた縦型ｎチャネル（例えばＮＭＯＳ）ＨＶＦＥＴ２０の断面を横から見た図である。なお、図中の各要素は描写的に描いてあり、分かり易さを期すため正確な縮尺では描かれていない点を理解されたい。例示した全ての拡散領域／ドープ領域について反対の導電型を用いれば、ｐチャネルトランジスタが実現されることが分かるだろう。さらに、この図は二つの別々のデバイスを示しているが、このようなトランジスタ構造を、環状、インターディジット形、あるいは繰り返し形式で一般に製造できることは、当業者であれば理解できるだろう。
図１のデバイス構造には絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）が含まれており、これはゲート３０（例えばポリシリコンからなる）と、このゲート３０を下の半導体領域から絶縁するゲート絶縁層２９を有している。ゲート絶縁層２９は、通常の二酸化ケイ素又はその他の適切な誘電体絶縁材料とすることができる。縦型ＨＶＦＥＴ２０の拡張ドレイン領域は、Ｐ型ボディ領域２６の間に配置され、Ｎ＋基板２１に向かって下に延びる二つ又は三つ以上の平行なＮ型ドリフト領域２２を含んでいる。例として、図１には、Ｐ型ボディ領域２６ａと２６ｂの間にあってゲート酸化物２９ａの下からＮ＋基板２１へ下向きに延びるドリフト領域２２ａが示してある。同様に、ドリフト領域２２ｂは、ゲート酸化物２９ｂからＰ型ボディ領域２６ｃと２６ｄの間を下へ向かってＮ＋基板２１へ延びている。
ソース電極３２は、Ｎ＋ソース領域２７と電気的に接続されており、Ｎ＋ソース領域２７は、それぞれＰ型ボディ領域２６内に配置されている。例えば、Ｎ＋ソース領域２７ａはＰ型ボディ領域２６ａ内に配置され、Ｎ＋領域２７ｂはＰ型ボディ領域２７ｂ内に配置され、といったようにである。これ以外の種々のソース電極の接続形態も可能であることは理解されるだろう。ゲート３０直下のＰ型ボディ領域の部分（Ｎ＋ソース領域２７とドリフト領域２２の間）は、トランジスタのＩＧＦＥＴチャネル領域となる。この特定の実施例では、ゲート領域は金属−酸化物半導体（ＭＯＳ）であり、ＩＧＦＥＴはＮＭＯＳトランジスタである。したがって、ＨＶＦＥＴ２０のチャネル領域は、一方の端部がＮ＋ソース領域２７によって、他方の端部がＮ型ドリフト領域２２によって規定され、そしてゲート酸化物２９からＮ＋基板２１へ向かって下方へ垂直に延在する。絶縁層３３は、ゲート３０をソース電極３２から隔てている。
複数のｎ型拡張ドレイン領域、別名ドリフト領域２２は、横方向において、絶縁領域すなわち誘電体層２８によって隔てられている。図１の実施例において、誘電体層２８はＰ型ボディ領域２６の下からＮ＋基板２１に向かって垂直下方へ、ドリフト領域２２の全長にわたって延びている。誘電体層２８には一例として二酸化ケイ素を用いるが、窒化シリコン等、他の誘電体材料を用いることも勿論可能である。各誘電体層２８の中には、半導体基板２１及びドリフト領域２２から完全に絶縁された状態で、フィールドプレート部材２４が配置されている。フィールドプレート部材２４は、高濃度にドープされたポリシリコン、金属、金属合金などの材料から構成されている。図１の実施例に示したように、各フィールドプレート部材２４はソース電極３２と電気的に接続されている。これとは別に、フィールドプレート部材を別個の電極に接続することも可能である。ゲート３０もまた、別個の電極（不図示）に接続されている。ドレイン電極３１は、Ｎ＋基板２１の底部との電気的な接続を与えている。
図１の縦型ＮＭＯＳ高電圧トランジスタ２０の拡張ドレイン領域は、複数のドープされた半導体材料（例えばｎ型）、絶縁材料（例えば二酸化ケイ素）、および導電材料（例えば高濃度にドープしたポリシリコン）を横方向に交互に並べたものから構成されている。オン状態において、ゲートには、電子のチャネルがＰボディ領域２６の表面に沿って形成されるだけの十分な電圧が印加される。これによって、ソース電極３２、Ｎ＋ソース領域２７から、Ｐボディ領域２６内に形成されたチャネル領域を通り、下のＮ型のドリフト領域２２、Ｎ＋基板２１を通ってドレイン電極３１に達する、電子電流のための経路が与えられる。
半導体技術の実務者であれば、従来からの縦型ＨＶＮＭＯＳトランジスタにおいて、Ｎ型ドリフト領域が通常は非常に厚く（すなわち長く）低濃度にドープされており、これらのことがオン状態の高い抵抗に寄与することを理解するだろう。一方、図１のデバイス構造において、Ｎ型のドリフト領域におけるドーピングはかなり高く、オン状態の抵抗は劇的に低下する。ＨＶＦＥＴ２０におけるオン状態の抵抗の低下は、多数の並列接続された拡張ドレイン領域もしくはドリフト領域を用いることによってなされる。
オフ状態では、ドレイン電極３１及びソース電極３２の間に高い電圧（例えば２００Ｖ〜１２００Ｖ）が印加される。電圧が高くなると、フィールドプレート領域２４がドリフト領域２２の両側に存在することによって、Ｎ型ドリフト領域は自由キャリアが空乏の状態となる。理想的には、ドリフト領域２２におけるドーピングのプロファイルを、得られる電界がドレインからソースまでの経路に沿って近似的に一定となるよう調整する。例えばドーピング濃度を、Ｎ＋基板２１近傍において最も高くし、Ｐボディ領域２６近傍において最も低くし、その間を線形的に変化させることができる。
Ｎ型ドリフト領域２２及び酸化物層２８の厚さは、早すぎる電子なだれ降伏が起こるのを防ぐよう設計すべきである。電子なだれ降伏は、ドリフト領域を相対的に細くすることによってイオン化経路を短くし、これにより電子なだれが起こる臨界電界を高くすることによって避けることができる。同様の観点で、酸化物層２８の幅を相対的に広くすると、デバイス構造は同じ電界に対してより高い電圧に耐えることができるようになる。
例として、図１に基づいて製造される、高さ約５０μｍ、幅約０．４〜０．８μｍのドリフト領域、幅が大体３．０〜４．０μｍの範囲である酸化物層を有するデバイスは、約８００Ｖに耐えることができる。このようなデバイスでは、ドリフト領域におけるドーピングは、Ｐボディ領域近くの約５×１０15ｃｍ-3程度からＮ＋基板近傍における約１×１０17ｃｍ-3程度まで線形的に変化する。またこのデバイスのオン状態の抵抗は、約１．０Ωｃｍ2である。
この分野の実務者であれば、合計のセル・ピッチ（すなわち、フィールドプレート、酸化物層、ドリフト領域を併せた幅）が小さくなるように製造した場合には、各ドリフト領域の寄与がほぼ一定になることから、ＨＶＦＥＴ２０の性能を改善できることが理解されるだろう。
ここで図２を参照する。図２は、本発明の他の実施例であるラテラルＮＭＯＳ高電圧トランジスタ４０を示している。図２のＨＶＦＥＴ４０は、図１のトランジスタ構造との関連で議論したのと同じ原理に基づいて動作するが、電流が、縦方向ではなく、ドリフト領域を通って横方向に流れるという点が、図１のトランジスタ構造とは異なる。図２の実施例では、フィールドプレート部材４４が、酸化物層４９によって半導体材料からは完全に絶縁されている点に注意すべきである。
この例では、フィールドプレート部材４４ａが、ちょうどソース電極４６及びドレイン電極４５の下において酸化物層４９ａの中に配置されている。フィールドプレート部材４４ｂは、Ｎ型ドリフト領域４２ａの下で、かつＮ型ドリフト領域４２ｂの上に配置されている。これらのフィールドプレート部材は、図の面以外のある部分でフィールドプレート電極と接続することができる。トランジスタの拡張ドレインを構成するＮ型ドリフト領域は、Ｐボディ領域４８の下からＮ＋ドレイン領域４３に向かって横方向に延在している。Ｎ＋ドレイン領域４３は、ドリフト領域４２ａ及び４２ｂをドレイン電極４５に接続している。
ソース電極４６と電気的に接続されているＮ＋ソース領域４７は、Ｐボディ領域４８に隣接して配置されている。ＨＶＦＥＴ４０は、縦型ＭＯＳゲート構造１２を利用しており、これはゲート５５に接続するゲート電極５６よりなる。この実施例においてゲート５５は、ゲート電極５６から縦方向に延びるポリシリコンの層よりなる。ゲート５５は、Ｐボディ領域の下まで延在し、図示のように、酸化物層５０に向かって下方へ延びている。ゲート５５は、ゲート酸化物５３によって、Ｎ＋ソース領域４７、Ｐボディ領域４８、Ｎ型ドリフト領域４２から絶縁されている。酸化物領域５８は、ソース電極４６からゲート電極５６を分離している。
酸化物層５０はＮ＋基板４１をゲート５５、Ｎ型ドリフト領域４２、そしてＮ＋ドレイン領域４３から絶縁している。図から分かるように、酸化物層５０は、Ｎ＋基板４１上かつ領域４２、４３、５５の下で、横方向に延在している。基板電極５７は、Ｎ＋基板４１の底部との電気的な接続を与える。この基板は、ドリフト領域４２ｂに対する底部フィールドプレートとして作用する。
ＨＶＦＥＴ４０のオン状態、オフ状態における動作は、図１の実施例について述べたものと類似している。しかながらこの場合は、ソース電極及びドレイン電極は最上部に位置している。これは、電子が、Ｎ＋ソース領域４７を通って下へ流れ、ゲート酸化物５３に隣接するＰボディ領域４８内に形成されるチャネル領域を通過して、Ｎ型ドリフト領域４２を横方向に流れ、そしてドレイン電極へ達する前にＮ＋ドレイン領域４３を通って上方へ流れることを意味する。
図２は溝状のゲート構造を示しているが、平面状のゲート構造を用いることも可能である点に注意すべきである。加えて他の実施の形態においては、溝状のドレイン構造を用いることも可能である。さらに、図２の実施例は、横方向に延在する二つの平行なＮ型ドリフト領域４２ａ及び４２ｂからなる拡張ドレイン領域を示しているが、他の実施例ではこれより多くの平行なドリフト領域を用いることもできる。言い換えると、図２の実施例はただ二つのドリフト領域に限定されるのではなく、製造上制限される範囲内で任意の数のドリフト領域、酸化物領域、フィールドプレート領域を含めることができる。
図３Ａ及び図３Ｂは、本発明に基づくラテラルＨＶＦＥＴの他の実施例を例示している。図３ＡはラテラルＨＶＮＭＯＳトランジスタ６０の平面図であり、図３Ｂは、同じデバイスを、ドリフト領域６２ａを通る線Ａ−Ａ’で切り取った断面図である。（混乱を避けるため、図３Ａには、ソース電極６６、ドレイン電極６５、ゲート７５、ゲート酸化物７３及び酸化物層７９を示していない。これらのエレメントは図３Ｂの横から見た断面図に示してある。）
図３のラテラルデバイス構造は、図２に示したものと類似している。しかし、ドリフト、酸化物、フィールドプレート層の各領域を互い同士の上に向きを合わせて配置する（縦方向に）のではなく、図３の実施例では、これらの領域が横に並ぶように配置されている。図２の実施例とは異なり、Ｎ型ドリフト領域６２、酸化物層６９、およびフィールドプレート部材６４のそれぞれは、その下の絶縁層７０から、上にある基板表面へ向かって延びている。Ｎ型ドリフト領域６２及びフィールドプレート部材６４は、絶縁層７０によってＮ＋基板６１から絶縁されている。一つの実施例として、層７０を二酸化ケイ素から形成することができる。追加の電極７７は、Ｎ＋基板６１への電気的な接続を与えている。
ＨＶＮＭＯＳトランジスタ６０の平らなゲート及びドレインの構成を、図３Ｂの側面図に例示する。これとは異なり、溝状のドレイン構造及び／又は溝状のゲート構造を用いることもできる。この実施例でゲート部材７５は、Ｐボディ領域６８の上に配置されており、ゲート酸化物７３によって半導体基板から絶縁されている。ソース電極６６は、Ｐボディ領域６８の中に配置されたＮ＋ソース領域６７に接触している。Ｐボディ領域６８それ自身は、Ｎ型ドリフト領域６２の中に配置された状態で示されている。
Ｎ＋ドレイン領域６３は、Ｎ型ドリフト領域６２の反対側に配置されており、ドレイン電極６５と電気的に接続されている。
図２及び図３の実施例では、チップの最も低い電位すなわちグランドに接続されたフィールドプレート部材が示してある。ソースは、フィールドプレート部材（最低のチップ電位）につなぐか、あるいはソース領域をフローティング状態にしておくことができる。言い換えれば、図１〜図３の実施例は、ソースフォロアの構成には限定されない。本発明に係る各トランジスタ構造は、ドレイン、ソース、フィールドプレート部材、そして絶縁ゲート部材が、別々の回路端子に接続された４端子デバイスとして実施することができる。他の実施例として、フィールドプレート部材と絶縁ゲート部材を接続することもできる。
図４を参照する。同図には、本発明に基づいて構成された他の実施例である縦型ＨＶＮＭＯＳトランジスタ８０の横から見た断面を示している。図４に示したデバイス構造は、図１に示したものと類似しているが、平坦なゲートが溝状のゲート構造に置き換えられている点が異なる。図１の縦型デバイス構造におけるように、トランジスタ８０は、複数の平行に配置されたＮ型ドリフト領域８２を有しており、これはＰボディ領域８６からＮ＋基板８１に向かって下に延びている。各ドリフト領域８２の両側は酸化物層８８と接している。例えばＮ型ドリフト領域８２ａは、一方の側を酸化物層８８ａと、他方の側を酸化物層８８ｂと境界を接している。
各酸化物層８８の中には、ドリフト領域及び基板の半導体材料から完全に絶縁された状態で、フィールドプレート部材８４が配置され、ソース電極９２と電気的に接続されている。Ｎ型ドリフト領域８２、酸化物層８８、フィールドプレート部材８４は、全体として横方向に延びる平行な層構造からなる。これはオン状態において電流が流れる方向に対して垂直な方向である。トランジスタ８０がオン状態のとき、電流は、ドレイン電極９１から平行なＮ型ドリフト領域８２及びＰボディ領域の側壁に形成されたＭＯＳチャネルを通り、ソース電極９２に向かって縦方向に流れる。
ＨＶＮＭＯＳトランジスタ８０の溝状のゲート構造は、フィールドプレート部材８４とＰボディ領域８６の間に配置されたゲート部材９０からなる。図４の実施例において、各Ｐボディ領域８６の両側には、一対のＮ＋ソース領域８７が配置されている。各Ｐボディ領域８６は、対応するＮ型ドリフト領域８２の一方の端部に位置している。薄いゲート絶縁層８９（例えば酸化物）は、各ゲート部材９０（例えばポリシリコン）をＰボディの半導体材料から絶縁している。
図４は、一例として、Ｐボディ領域８６ａの両側に沿って配置されたゲート部材９０ａ及び９０ｂを示している。Ｎ＋ソース領域８７ａ及び８７ｂは、Ｐボディ領域８６の中のゲート部材に近い両側に配置されており、８７ａ及び８７ｂの両領域はソース電極９２と電気的に接続されている。Ｐボディ領域８６ａは、その一端がソース電極と、他端がドリフト領域８２ａと隣接している。トランジスタ８０がオン状態のときは、電流がソース電極９２からＮ＋領域８７を通り、Ｐボディ領域８６を通り、下に向かってＮ型ドリフト領域８２及びＮ＋基板８１を通ってドレイン電極９１に流れるように、Ｐボディ領域８６ａの側面に沿って導通状態のチャネル領域が形成される。
この分野の実務者であれば、図４に示した各Ｐボディ領域８６の中に配置された一対のＮ＋ソース領域８７を、ソース電極９２に隣接する領域８６の全幅にわたって延在する単一のＮ＋領域と置き換えることができることは容易に分かるだろう。この場合、Ｐボディ領域を、種々の場所においてソース電極に接続することができる（図の書面に垂直な方向で）。一つの実施例として、ソース電極９２を、Ｎ＋ソース８７を通ってその下のＰボディ領域８６に接続するよう突き出すようにしてもよい。（図５Ｋ参照。）
図４の実施例における溝状のゲート構造は、図１に示したようなＴ字形の半導体領域がないため、潜在的に製造工程が簡単になるという利点がある。また、トランジスタ８０の縦型ＨＶＮＭＯＳ構造は、Ｐボディ領域の間に形成されるＪＦＥＴ構造がないことからオン抵抗が低い。
図５Ａ〜図５Ｋは、本発明の縦型高電圧トランジスタを製造するのに用いることができる種々の処理ステップを例示している。ここで説明する製造方法は、図５Ｋに示すデバイスの形成だけでなく、図４に示した縦型デバイス構造にも用いることができる。
図５Ａは、Ｎ＋基板１００上にＮ型半導体材料のエピタキシャル層１０１を形成する最初の処理ステップ後の縦型高電圧トランジスタを示している。２００Ｖから１０００Ｖの範囲の印加電圧に耐えるためには、デバイス構造に、１５μｍから１２０μｍの厚さのエピタキシャル層を設けるべきである。一例として、図５に示したデバイスのエピタキシャル層の厚さは４０μｍである。Ｎ＋基板１００は、完成後のデバイスの基板底部に配置されることになるドレイン電極へ流れる電流に対する抵抗を最小限に抑えるために高濃度にドープしてある。基板１００は、例えばグラインディングやエッチングによって薄くすることができ、その底部表面上に金属を堆積させてトランジスタのオン抵抗を下げることができる。このような処理ステップが実行されるのは、上側の処理が完了してからである場合が多い。
エピタキシャル層１０１の厚さとドーピングは、主としてデバイスのＶbdを決定する。ドーピングは、エピタキシャル層が形成されるときに行われる。最適なドーピングのプロファイルは、ドレイン（Ｎ＋基板１００に隣接する底部）からソース（上部）へ線形的に変化するものである。基板１００の近くがより高い濃度となるようにすと、より一様な電界分布となる。線形的な変化は、エピタキシャル層１０１の上面より下のある点で停止するようにすることもできる。一例として、図５に示した実施例のドーピング濃度は、Ｐボディ領域近傍の２×１０15ｃｍ-3から、Ｎ＋基板１００近傍の６×１０16ｃｍ-3まである。
エピタキシャル層１０１が形成された後、層１０１の上面を適切にマスクして、エッチングにより深い溝を形成するかエピタキシャル層を貫通させる。図５Ｂは、エピタキシャル層１０１及び基板１００の一部をエッチングした後のデバイス構造の断面を示している。エッチングされた溝部の横方向の幅は、後述のように、誘電層と導電性のリフィル（refill）層を併せた厚さで決まることが分かるだろう。
隣り合う溝部の間隔は、エピタキシャル層の材料の残っているメサ部分の必要とされる厚さによって決まるが、これはデバイスのブレークダウン電圧の必要条件によって調整される。このエピタキシャル材料のメサ部分が、最終的にこのデバイス構造のＮ型ドリフト領域を形成する。材料のこのメサ部分は、紙面に垂直な横方向にかなりの距離にわたって延在しうることを理解すべきである。図５の実施例では、単一のＮ型ドリフト領域からなる拡張ドレイン領域を有するデバイスを例示しているが、図５の縦型高電圧トランジスタは、平行に配置された複数のＮ型ドリフト領域から構成することもできることが分かるだろ。理想的には、Ｎ型ドリフト領域の横の厚さ（すなわち幅）は、Ｒspが低くＶbdが高くなるようにするために、確実に製造できる範囲でできるだけ狭くすることが望ましい。もちろん、横方向の厚さを非常に厚くする方が製造は容易であるが、電流が大きなシリコン領域を通らなければならないので、横方向の厚さを非常に厚くするとデバイスの固有のオン抵抗が損なわれる。一つの実施例では、この厚さは大体０．４〜１．２μｍの範囲である。この例では、メサの厚さは約１μｍである。
図５Ｃは、図５Ｂの状態から、エッチングされた溝部を部分的に誘電体材料、例えば二酸化ケイ素で埋めた後のデバイス構造を示している。図示のように、図５の例では、酸化物領域１０２ａがエッチングされたエピタキシャル領域１０１の一方の側をカバーし、酸化物領域１０２ｂがエピタキシャル領域１０１の他方の側をカバーしている。酸化物領域１０２はまた各溝部においてＮ＋基板１００の上面もカバーしている。
溝部への誘電材料の導入は、種々の周知の方法を用いて行うことができる。例えば、領域１０２を熱的に成長させたり、化学気相成長によって堆積させたり、あるいは液体の状態でスピンナを用いることもできる。誘電体層の厚さは、厚くなるほどＶbdが高くなるので、エピタキシャル層材料１０１の与えられた厚さに対して、必要とされるブレークダウン電圧を与えるように設定することができる。しかしながら、誘電体層の厚さが厚くなると、トランジスタ構造のセルピッチが増し、高い固有のオン抵抗を示す。一つの実施例として、図５のデバイス構造では、酸化物層の横方向の厚さは４μｍである。別のＶbd性能を有するデバイスに対して、この厚さは２μｍ〜５μｍの範囲とすることができる。
図５Ｄは、図５Ｃに続いて、溝部の残りの部分に導電性材料を充填し、その表面を平坦化してフィールドプレート領域１０３を形成したデバイス構造を示している。導電性材料としては、例えば高濃度にドープしたポリシリコン、金属（又は合金）あるいはシリサイドなどを単独で又は混合したものとすることができる。導電性領域１０３ａ及び１０３ｂは、このデバイスのフィールドプレート部材となる。最も多くの場合、フィールドプレート部材はデバイスの導電性やブレークダウン電圧の特性に直接寄与せずにシリコン領域を占めることになるので、フィールドプレート部材１０３ａ及び１０３ｂは、確実に製造できる範囲でできるだけ狭くすべきである。フィールドプレート部材１０３の横方向の厚さは、一つの実施例として大体０．５μｍ〜１．０μｍである。表面の平坦化は、化学的機械的研磨などの従来からの技術によって実行することができる。
プロセスのこの時点で、デバイスの拡張ドレイン領域の形成は本質的に完了する。これ以降の処理ステップは、スタンドアロン高電圧デプレションモードＭＯＳＦＥＴデバイス構造（図５Ｇ及び図６に示す）又は低電圧ＭＯＳＦＥＴ構造（例えば図５Ｋ）高電圧ＦＥＴ、もしくは他の高電圧デバイスを製造するように適合させることができる。
図５Ｅは、図５Ｄに続いて、エピタキシャル層１０１の上面にＮ＋ソース領域１０５の導入を行った後のデバイス構造の断面を横から見た図である。ソース領域１０５は、通常の堆積、拡散、インプランテーションの何れかの技術又はこれらを組み合わせて形成することができる。
Ｎ＋ソース領域１０５の形成の後、このデバイスの上に層間絶縁層１０６が形成される。図５の実施例では、層間絶縁層１０６は、従来からの方法で堆積され、パターニングされた通常の二酸化ケイ素からなる。誘電体層１０６に開口部が形成され、そして導電層の材料（例えば金属、シリサイドetc.）が堆積され、パターニングされて図５Ｆに示す構造が作られる。この断面図において、ソース電極１０９はＮ＋ソース領域１０５との電気的接続を与え、電極１１０ａ及び１１０ｂはそれぞれフィールドプレート部材１０３ａ、１０３ｂとの電気的接続を与える。
図５Ｇは、図５Ｆに続いて、Ｎ＋基板１００の底部にドレイン電極１１１の形成を行ったデバイス構造を示している。ドレイン電極１１１は、例えは金属スパッタリングなど従来からの技術を用いて形成することができる。前述のうように、ドレインのコンタクト抵抗を下げるために、まず基板の底部に、グラインディングやインプランテーションetc.などを行うこともできる。
図５Ｇのデバイスは、スタンドアロンのドリフト領域を有する完成後の高電圧トランジスタを示している。すなわち、図５Ｇのデバイスはエピタキシャル層の上に低電圧の直列ＭＯＳＦＥＴ構造を含んでいない。代わりに、エピタキシャル層によって形成された拡張ドリフト領域それ自身が、Ｐボディ領域を含まずにＭＯＳＦＥＴの機能を果たす。この分野の実務者であれば、ソース電極１０９からドレイン電極１１１まで電子が流れる連続したＮ型の経路が存在するために、このデバイス構造では電流が完全にはオフにならないことが分かるだろう。しかしながら、図５Ｇのデバイス構造における電流は、メサ状のエピタキシャル層１０１が高いドレイン電圧でピンチオフされたときに飽和する。
図６のデバイス構造は、図５Ｇのデバイスよりも低い電圧で拡張ドレイン領域のピンチオフに達する。これは、Ｎ型ドリフト領域の上部近くでフィールドプレート部材１０３とエピタキシャル層１０１の間隔を小さくすることによって達成され、これによって相対的に低い電圧で縦型ドリフト領域をピンチオフするための容量が高くなる。図６は、ピンチオフ電圧すなわち飽和電流を制御するために、酸化物領域１０２ａ及び１０２ｂ内へ縦方向に延びる多段のフィールドプレート構造を示している。あるいはまた同様の結果となるように、フィールドプレート部材を単一のステップ、線形的に変化する縦方向の延長部分、あるいはその他のいくつかの断面形状からなるようにすることができる。
ある種の回路への応用に対しては、図５Ｇのスタンドアロン型のトランジスタ構造を普通の外部の低電圧スイッチングＭＯＳＦＥＴと直列にして利用することが有利であることが、当業者であれば理解されるだろう。このような応用として、低電圧（例えば４０Ｖ）ＭＯＳＦＥＴを、高電圧（例えば７００Ｖ）のトランジスタデバイスにおける電流を完全にオフにするためのスイッチングの目的で用いることができるだろ。
ここで、絶縁ゲートＭＯＳ構造を含む縦型ＨＶＮＭＯＳトランジスタの製造に用いることができる別の処理シーケンスを示した図５Ｈ〜図５Ｋを参照する。
絶縁ゲート構造の形成を行うための溝部１１２ａ及び１１２ｂが、エピタキシャル層１０１の両側の誘電体層それぞれに形成される。溝部１１２ａ及び１１２ｂの深さは、ＭＯＳＦＥＴのチャネルの意図する長さ及びフィールドプレートの形成を考慮して決められる深さで、Ｎ＋ソース領域１０５の表面から延びている。この例では、溝部の深さは約１〜５μｍである。この溝部１１２は、一例として、パターニングされたマスク層を半導体基板上に適切に塗布し、続いて酸化物層１０２に対して従来からのドライエッチング又はウェットエッチング技術を適用して形成される。
図５Ｊは、溝部１１２内にゲートの誘電体層１１６及びゲート部材１１３の形成を行った後のデバイスを示している。ゲートの誘電体層１１６ａ及び１１６ｂは、積層したＮ＋ソース、Ｐボディ、及びエピタキシャル領域の側壁に、酸化物を成長させるか又は堆積させて形成することができる。デバイスのしきい値電圧によって、層１１６の厚さを決定する。一実施例として層１１６は、２５０〜１０００オングストロームの厚さを有する二酸化ケイ素からなる。
この実施例において、誘電体層１１２の部分は、フィールドプレート部材１０３をゲート部材１１３から分離している。あるいは、溝部１１２によりフィールドプレート１０３の上部を露出させ、層１１６を形成したのと同じ処理ステップを用いてフィールドプレートの側壁に誘電体層を形成して、フィールドプレートをゲート部材から分離することもできる。
誘電体層１１６が溝部１１２の側壁に形成されたら、溝部の残りの部分を充填すべくドープしたポリシリコンなどの導電性材料を堆積させることができる。この実施例ではドープしたポリシリコンで、ＭＯＳトランジスタ構造のゲート部材１１３ａ及び１１３ｂを形成している。図５Ｊは、エピタキシャル領域１０１の上面上にＰボディ領域１０７及びＮ＋ソース領域１０５を導入したあとのデバイスを示している。領域１０７、１０５は、標準的なインプランテーション、堆積、熱拡散といった処理ステップのうちの一つ又はこれらを組み合わせて形成することができる。完成したデバイスにおいて、ゲート部材１１３に十分な電圧を印加すると、Ｎ＋ソース領域１０５とエピタキシャル領域１０１の間のＰボディ領域１０７の側壁部分に沿って導電性のチャネルが形成される。したがって、チャネルの長さはＰボディ領域１０７の厚さによって決定され、図示した実施例では約０．５μｍ〜３．０μｍであり、Ｎ＋ソース領域１０５は大体０．１〜０．５μｍの範囲である。チャネルの長さが短いとそれだけチャネル抵抗は低く、したがってデバイスのオン抵抗も低くなる。しかしながら、チャネルが短くなりすぎるとパンチスルーの問題が生じるということを理解すべきである。
図５Ｋは、続いて層間誘電体層１０６（例えば二酸化ケイ素、窒化シリコンetc.）が形成された完成後のＨＶＦＥＴを示している。この層を堆積させ、パターニングして、コンタクト開口を形成することができる。図示の実施例では、層１０６のエッチングに続いて、フィールドプレート、ゲート部材、Ｎ＋及びＰボディ領域のエッチングがなされる。これに続いて導電層（例えば金属、シリサイドetc.）の堆積が行われて、ソース電極１０９、ゲート電極１１５、そしてフィールドプレート電極１１０が形成され、これによってデバイスの各領域との電気的接続が与えられる。上で述べた選択的なエッチングステップによって、Ｎ＋ソース領域をパターニングせずにソース電極をＰボディ領域と接続させることができるので、処理が簡単化される。そして、導電層を基板１００の底部に塗布して（グラインディング、エッチング、インプランティングetc.による選択的処理の後で）ドレイン電極１１１を形成することができる。
図５Ｋの断面図ではソース電極１０９はＰボディ１０７まで延びているが、他の実施例では、この電極をソース領域１０５の上部表面まで延ばすだけとすることもできる。電極１０９は領域１０５を二つの分離したソース領域に分離していない。むしろ電極１０９は、領域１０５の部分のＮ＋材料に囲まれるプラグ状に形成されている。
本発明の一実施例である縦型高電圧電界効果トランジスタ（ＨＶＦＥＴ）デバイス構造の断面を横から見た図である。 本発明に基づいて製造されたラテラルＨＶＦＥＴの一実施例の断面を横から見た図である。 本発明の他の実施例に基づいて製造されたラテラルＨＶＦＥＴの平面図である。 図３Ａで線Ａ−Ａ’に沿って切り取って示したラテラルＨＶＦＥＴの断面を横から見た図である。 本発明に基づいて製造されたラテラルＨＶＦＥＴデバイス構造の別の実施例の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明のさらに別の実施例に基づいた製造プロセスの種々の段階から取り出したラテラルＨＶＦＥＴデバイス構造の断面を横から見た図である。 本発明に基づいて製造されたラテラルＨＶＦＥＴデバイス構造のさらに別の実施例の断面を横から見た図である。

Claims (30)

  1. 第一の導電型のドレイン領域と、
    第一の導電型とは反対の第二の導電型の複数のボディ領域と、
    第一の導電型の複数のドリフト領域であって、それぞれがドレイン領域から一または二以上のボディ領域へ向かう第一の方向に延び、
    前記第一の方向へ延びる複数のフィールドプレート部材であって、それぞれが第二の方向において分離されており、かつ、誘電体層によってドリフト領域から絶縁されているフィールドプレート部材と、
    第一の導電型の複数のソース領域であって、それぞれがボディ領域の一つと隣接したソース領域と、
    各ボディ領域の上に配置され、これによりソース領域の一つからドリフト領域の一つへ向かう第二の方向に延びるチャネル領域を規定する、少なくとも一つの絶縁ゲート部材と、
    を含むことを特徴とする縦型高電圧トランジスタ。
  2. さらに、前記ドレイン領域と電気的に接続したドレイン電極、および前記ソース領域に電気的に接続したソース電極を含んでいる請求項１に記載の縦型高電圧トランジスタ。
  3. 前記ドリフト領域は、その長さ方向が前記第一の方向であり、幅方向が前記第二の方向であり、長さは幅の５倍よりも長いものである、請求項１に記載の縦型高電圧トランジスタ。
  4. 前記ドレイン領域は、実質的に平坦な底面を有する基板を含み、前記第一の方向は基板の底面に直交する方向であり、前記第二の方向は、基板の底面に平行な方向である、請求項１に記載の高電圧トランジスタ。
  5. 前記誘電体層は、二酸化ケイ素からなる請求項１に記載の縦型高電圧トランジスタ。
  6. 前記ドリフト領域は、前記ドレイン領域近傍でより高く、前記ボディ領域の近傍でより低いドーピングを有する、請求項１に記載の縦型高電圧トランジスタ。
  7. 前記ドリフト領域は、線型的に変化するドーピングプロファイルを有している請求項１に記載の縦型高電圧トランジスタ。
  8. 第一の導電型のドレイン領域と、
    第一の導電型のソース領域と、
    前記第一の導電型とは反対の第二の導電型であって、前記ソース領域に隣接するボディ領域と、
    前記ドレイン領域からボディ領域へ向かう第一の方向に延びるよう平行に配列された前記第一の導電型の複数のドリフト領域であって、前記ドレイン領域とボディ領域が前記第一の方向において少なくとも１５ミクロンの距離だけ隔てられ、前記ドリフト領域の隣接するもの同士が前記第一の方向と直交する第二の方向において誘電体層によって分離されているドリフト領域と、
    前記誘電体層内に配置された高濃度の導電材料からなるフィールドプレート部材と、
    前記ボディ領域に隣接して配置された絶縁ゲートと、
    を含むことを特徴とする高電圧トランジスタ。
  9. 前記第一の導電型はｎ型であり、前記第二の導電型はｐ型である、請求項８に記載の高電圧トランジスタ。
  10. 前記フィールドプレート部材は、高い濃度にドープされたポリシリコンからなる、請求項８に記載の高電圧トランジスタ。
  11. 各ドリフト領域は、線形的に変化するドーピングプロファイルを有している、請求項８に記載の高電圧トランジスタ。
  12. 第一の導電型のドレイン領域と、
    第一の導電型のソース領域と、
    前記第一の導電型とは反対の第二の導電型であって、前記ソース領域に隣接するボディ領域と、
    前記ドレイン領域からボディ領域へ向かう第一の方向に延びるよう平行に配列された前記第一の導電型の複数のドリフト領域であって、前記ドリフト領域の隣接するもの同士が前記第一の方向と直交する第二の方向において誘電体層によって分離されているドリフト領域と、
    前記誘電体層内に配置されたフィールドプレート部材であって、その上部が、前記ボディ領域の最下端部よりも上に延びているフィールドプレート部材と、
    前記ボディ領域に隣接して配置された絶縁ゲートと、
    を含むことを特徴とする高電圧トランジスタ。
  13. さらに、前記ソース領域に電気的に接続したソース電極、および前記ドレイン領域と電気的に接続したドレイン電極を含んでいる請求項１２に記載の高電圧トランジスタ。
  14. 平坦な底面を有する半導体基板上に作製され、前記第一の方向は前記平坦な底面に実質的に直交し、前記第二の方向は前記平坦な底面と実質的に平行である、請求項１２に記載の高電圧トランジスタ。
  15. 前記第一の導電型はｎ型であり、前記第二の導電型はｐ型である、請求項１２に記載の高電圧トランジスタ。
  16. 少なくとも一つの前記フィールドプレート部材は、高い濃度にドープされたポリシリコンからなる、請求項１２に記載の高電圧トランジスタ。
  17. 前記ドリフト領域は、前記ドレイン領域近傍でより高く、前記ボディ領域の近傍でより低いドーピングを有する、請求項１２に記載の高電圧トランジスタ。
  18. 第一の導電型のドレイン領域と、
    第一の導電型のソース領域と、
    前記第一の導電型とは反対の第二の導電型であって、前記ソース領域に隣接するボディ領域と、
    前記ドレイン領域からボディ領域へ向かう第一の方向に延びるよう平行に配列された前記第一の導電型の複数のドリフト領域であって、各ドリフト領域は前記第二の方向の幅と最大ドーピング濃度を有し、前記幅と前記最大ドーピング濃度の積が１×１０13ｃｍ-2よりも小さく、かつ、前記ドリフト領域の隣接するもの同士が前記第一の方向と直交する第二の方向において誘電体層によって分離されているドリフト領域と、
    前記誘電体層内に配置されたフィールドプレート部材と、
    前記ボディ領域に隣接して配置された絶縁ゲートと、
    を含むことを特徴とする高電圧トランジスタ。
  19. さらに、前記ソース領域に電気的に接続したソース電極、および前記ドレイン領域と電気的に接続したドレイン電極を含んでいる請求項１８に記載の高電圧トランジスタ。
  20. 平坦な底面を有する半導体基板上に作製され、前記第一の方向は前記平坦な底面に実質的に直交し、前記第二の方向は前記平坦な底面と実質的に平行である、請求項１８に記載の高電圧トランジスタ。
  21. 前記第一の導電型はｎ型であり、前記第二の導電型はｐ型である、請求項１８に記載の高電圧トランジスタ。
  22. 前記ドリフト領域は、前記ドレイン領域近傍でより高く、前記ボディ領域の近傍でより低いドーピングを有する、請求項１８に記載の高電圧トランジスタ。
  23. 前記各ドリフト領域は、線型的に変化するドーピングプロファイルを有している請求項１８に記載の高電圧トランジスタ。
  24. 第一の導電型のドレイン領域と、
    第一の導電型のソース領域と、
    前記第一の導電型とは反対の第二の導電型であって、前記ソース領域に隣接するボディ領域と、
    前記ドレイン領域からボディ領域へ向かう第一の方向に延びるよう平行に配列された前記第一の導電型の複数のドリフト領域であって、前記ドレイン領域とボディ領域が前記第一の方向において少なくとも１５ミクロンの距離だけ隔てられ、前記ドリフト領域の隣接するもの同士が前記第一の方向と直交する第二の方向において誘電体層によって分離されているドリフト領域と、
    前記誘電体層内に配置され、前記ドレイン領域から電気的に分離されているフィールドプレート部材と、
    前記ボディ領域に隣接して配置された絶縁ゲートと、
    を含むことを特徴とする高電圧トランジスタ。
  25. 前記第一の導電型はｎ型であり、前記第二の導電型はｐ型である、請求項２４に記載の高電圧トランジスタ。
  26. 前記フィールドプレート部材は金属又は合金からなる、請求項２５に記載の高電圧トランジスタ。
  27. 第一の導電型のドレイン領域と、
    第一の導電型のソース領域と、
    前記第一の導電型とは反対の第二の導電型であって、前記ソース領域に隣接するボディ領域と、
    前記ドレイン領域からボディ領域へ向かう第一の方向に延びるよう平行に配列された前記第一の導電型の複数のドリフト領域であって、前記ドレイン領域とボディ領域が前記第一の方向において少なくとも１５ミクロンの距離だけ隔てられ、前記ドリフト領域の隣接するもの同士が前記第一の方向と直交する第二の方向において誘電体層によって分離されているドリフト領域と、
    前記誘電体層内に配置され、かつ、隣接するドリフト領域から前記第二の方向において少なくとも２ミクロンの距離だけ離間しているフィールドプレート部材と、
    前記ボディ領域に隣接して配置された絶縁ゲートと、
    を含むことを特徴とする高電圧トランジスタ。
  28. 前記第一の導電型はｎ型であり、前記第二の導電型はｐ型である、請求項２７に記載の高電圧トランジスタ。
  29. 前記フィールドプレート部材は金属又は合金からなる、請求項２７に記載の高電圧トランジスタ。
  30. 前記フィールドプレート部材は、高い濃度にドープされたポリシリコンからなる、請求項２７に記載の高電圧トランジスタ。
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