KR100188096B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치와 그 제조 방법에 관한 것으로서, 매몰층을 단차를 두고 형성하여 그 위의 에피층의 두께를 두껍고, 얇게 형성하여 고전압 반도체 소자와 저전압 반도체 소자를 한 칩 안에 동시에 형성하는 반도체 장치의 제조 방법이다. 또한, 단차를 둔 매몰층을 한번의 마스크 공정으로 형성하고, 격리 영역과 싱크 영역을 동시에 형성하여 제조 공정을 단순화할 뿐 아니라, 단차에 의해 얇아진 에피층에 격리 영역을 형성하고, 두 차례에 걸쳐 확산하여 상부 확산을 유도함으로써 집적도를 향상할 수 있는 반도체 장치의 제조 방법이다.

Description

반도체 장치 및 그 제조 방법
제1도는 종래의 반도체 장치의 구조를 도시한 단면도이고,
제2도 내지 제9도는 종래의 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,
제10도는 본 발명에 의한 반도체 장치의 단면도이고,
제11도 내지 제15도는 본 발명에 의한 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : P형 매몰층
13, 15 : 에피층 14 : N+형 매몰층
19 : N+형 영역 20 : 필드 산화막
30, 32 : 격리 영역 40, 42 : 싱크 영역
50 : 포토 레지스트
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 매몰층을 단차를 두어 형성하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 BiCMOS는 같은 칩 상에 CMOS와 바이폴라 소자를 집적하는 기술이다.
고속의 특성을 갖는 바이폴라 소자와 고집적의 특성을 갖는 CMOS 소자를 동일칩 상에 구현할 때 상보적인 작용에 의해 성능이 떨어지게 된다.
고성능(high performance), 고집적 BiCMOS를 제조하기 위해 가장 광범위하게 사용되는 기술이 수정된 쌍 우물(modified twin well) BiCMOS 공정이다.
그러면, 첨부한 도면을 참고로 하여 종래의 반도체 장치에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 반도체 장치의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 반도체 장치는, 반도체 기판(110)에 N+형 매몰층(114)이 서로 간격을 두고 형성되어 있으며, N+형 매몰층(114)을 사이 사이에 P형 매몰층(112)이 형성되어 N+형 매몰층(114)과 서로 접하고 있다.
N+형 매몰층(114) 위에는 N형 우물(115)이 형성되어 있고, P형 매몰층(112) 위에는 P형 우물(113)이 형성되어 있으며, N형 우물(115)과 P형 우물(113)은 서로 접하여 있다.
한쪽 N형 우물(115)에는 깊은 N+형 영역(119)이 N+형 매몰층(114)과 맞닿도록 형성되어 있다.
또한, 한쪽 P형 우물(113)에는 깊은 N+형 영역(119)이 그 하단이 P형 매몰층(112)과 맞닿도록 형성되어 있다.
각 우물(115, 113)이 접하는 부분의 기판(110) 표면에는 필드 산화막(126)이 형성되어 각 우물(115, 113) 간의 격리를 이루고 있다.
제2도 내지 제9도는 종래의 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
제2도에서와 같이, P형 반도체 기판(110) 위에 제1 산화막(120)을 형성하고, 질화규소(Si3N4)막(130)을 증착한다. 그리고 P형 매몰층을 형성하기 위하여 사진작업으로 반도체 기판(110) 위에 포토 레지스트(150)를 형성하는데 각 포토 레지스트(150) 사이에는 일정한 간격을 두도록 한다. 이어서 반도체 기판(110)에 이온주입을 한다.
제3도에서와 같이, 질화규소막(130)을 식각한 후 포토 레지스트(150)를 제거한 다음 선택적 산화법으로 두꺼운 산화막(121)을 형성함과 동시에 P형 매몰층(112)을 형성한다.
제4도에서와 같이, 질화규소막(130) 및 반도체 기판(110) 위의 얇은 제1 산화막(120)을 제거한 다음 다시 제2 산화막(122)을 형성시킨 후 그위에 N+형 매몰층을 형성하기 위한 이온 주입을 한다.
제5도에서와 같이, 확산으로 P형 매몰층(112)의 측면쪽으로 N+형 매몰층(114)을 P형 매몰층(112)과 측면이 서로 접하도록 형성하고, 산화막(121, 122)을 모두 제거하고, 이온을 주입하여 에피층(118)을 형성한다. 그리고, 반도체 기판(110) 표면에 얇은 제3 산화막(123)을 성장시키고 질화규소막(132)을 형성한다. 그 다음으로, 사진작업으로 P형 매몰층(112)이 형성되어 있는 반도체 기판(110) 위의 질화규소막(132) 표면에 포토 레지스트(152) 패턴을 형성한다.
제6도에서와 같이, 질화규소막(132)을 식각하여 패터닝하고, 기판(110) 전면에 이온을 주입한다.
제7도에서와 같이, 포토 레지스트(152)를 제거하고, 두꺼운 산화막(124)을 형성하면서 동시에 N형 우물(115)을 형성한다. 그 다음 질화규소막(132)을 제거하고, 기판(110) 전면에 이온주입을 한다.
제8도에서와 같이, 반도체 기판(110) 표면의 산화막(123, 124)을 모두 제거하고, 다시 얇은 제4 산화막(125)을 형성한다. 다음은 반도체 기판(110)에 질화규소막(134)을 증착하고 사진식각법으로 패터닝한다.
제9도에서와 같이, 선택 산화법으로 필드 산화막(126)을 형성한다. 다음, 포토 레지스트(154)와 질화규소막(134)을 제거한다.
그리고, 이후의 사진 및 이온 주입으로 제1도에 도시된 바와 같이 한쪽으 N형 우물(115)과 한쪽의 P형 우물(13)에 깊은 N+형 영역을 형성한다.
이러한 종래의 반도체 장치와 그 제조 방법에서는 필드 산화막으로 각 우물 사이가 격리되어 있는 P형 우물안에는 NMOS 소자와 축전기(capacitor)를 형성하고, N형 우물안에는 PMOS 소자와 바이폴라 소자를 형성하여 고성능, 고집적 BiCMOS가 형성된다.
그러나, 이러한 종래의 반도체 장치와 그 제조 방법에서는 P형과 N형의 매몰층과 P형과 N형의 우물을 형성하기 위해서 3개의 포토 레지스트 마스크를 이용해야 하므로 공정이 복잡하다는 문제점을 가지고 있다.
또한, 측면이 서로 접하는 P형의 매몰층과 N형의 매몰층이 일직선상에 형성되어 있고, 그 위로 에피층이 형성되고, 에피층에 주입된 이온이 확산되어 각 우물이 형성되기 때문에 각 매몰층 위에 형성되어 있는 각 우물의 두께가 동일하게 형성된다. 따라서 각 우물에 형성되는 소자는 비슷한 전압에서 구동되어 고전압에서 구동되는 소자와 저전압에서 구동되는 소자를 같은 칩 상에 구현할 수 없다는 문제점이 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 같은 칩 상에 고전압 구동 소자와 저전압 구동 소자를 형성하는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 장치는, 반도체 기판에 서로 단차를 두고 형성되어 있는 제1 도전형의 매몰층과 제2 도전형의 매몰층, 상기 제1 도전형의 매몰층과 상기 제2 도전형의 매몰층 위에 형성되어 있는 에피층, 상기 제1 도전형 매몰층 위의 에피층에 형성되어 있어 상기 에피층을 다수의 영역을 격리하는 격리 영역을 포함하고 있다.
또한, 본 발명에 의한 반도체 장치의 제조 방법은, 반도체 기판에 사진으로 서로 간격을 둔 포토 레지스트를 형성하고, 반도체 기판을 식각한 후, 제2 도전형의 이온을 주입하는 제1 단계, 상기 포토 레지스트를 제거한 다음, 상기 반도체 기판에 제1 도전형 이온을 주입하는 제2 단계, 상기 제1 도전형 이온과 상기 제2 도전형 이온을 확산하여, 상기 반도체 기판에 제1 도전형 매몰층과 제2 도전형 매몰층을 서로 단차를 두고 형성하는 제3 단계, 상기 반도체 기판에 제1차 에피택셜 성장으로 에피층을 형성하고, 기판 표면을 평탄화하는 제4 단계, 상기 제2 도전형 매몰층과의 경계 부근의 상기 제1 도전형 매몰층 위에 형성되어 있는 상기 에피층에 제1차 격리 영역을 형성하고, 이와 동시에 상기 제2 도전형 위의 상기 에피층에 제1차 싱크 영역을 형성하는 제5 단계, 상기 반도체 기판에 제2차 에피택셜법으로 에피층을 성장시킴과 동시에 제2차 격리 영역과 제2차 싱크 영역을 형성하는 제6 단계를 포함하고 있다.
본 발명에 따른 이러한 반도체 장치에서는 제1 도전형의 매몰층과 제2 도전형의 매몰층 단차를 두고 형성하여 그 위에 형성되는 에피층의 두께가 한 쪽은 두껍고, 한 쪽은 얇게 형성하여 고전압 소자와 저전압 소자를 동시에 형성하게 된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 장치의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자기 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제10도는 본 발명에 의한 반도체 장치의 단면도이다.
제10도에 도시한 바와 같이 본 발명의 실시예에 따른 반도체 장치는, P형 매몰층(12)이 서로 간격을 두고 형성되어 있는 반도체 기판(10)에 N+형 매몰층(14)이 형성되어 있는데 N+형 매몰층(14)은 P형 매몰층(12) 사이 사이에, P형 매몰층(12)과 단차를 두고 있다. 여기서는 P형 매몰층(12)이 N+형 매몰층(14) 보다 위에 형성되어 있다.
P형 매몰층(12)과 N+형 매몰층(14) 위에는 에피택셜층(또는 에피층)(13, 15)이 형성되어 있다.
에피층(13, 15)의 표면은 단차가 없이 평탄하게 형성되어 있으므로, P형 매몰층(12)위의 에피층(13)이 N+형 매몰층(14) 위에 에피층(15)보다 얇게 형성되어 있다.
N+형 매몰층(14)과 경계 부근의 P형 매몰층(12) 위의 에피층에는 격리 영역(32)이 형성되어 있고, N+형 매몰층(14) 위의 에피층(15)에는 싱크 영역(42)이 형성되어 있다.
제11도 내지 제15도는 본 발명에 의한 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
제11도에서와 같이, 반도체 기판(10)의 표면에 사진으로 서로 간격을 둔 포토 레지스트(50) 패턴을 형성하고 반도체 기판(10)을 식각한다. 반도체 기판(10)에 도핑 수준 1 ~ 5 E15ions/㎠ 로 N+형 이온을 주입한다.
제12도에서와 같이, 반도체 기판(10)의 포토 레지스트(50)를 제거하고, P형 이온을 도핑 수준 1 ~ 3 E13ions/㎠ 로 주입한다.
제13도에서와 같이, 확산으로 N+형 매몰층(14)과 P형 매몰층(12)을 형성한다. 반도체 기판(10)이 식각된 부분에 N+형 매몰층(14)이 형성되고, 식각되지 않은 반도체 기판(10)에 P형 매몰층(12)이 형성되어 P형 매몰층(12)과 N+형 매몰층(14) 사이에 단차가 형성된다.
단차가 있는 매몰층(12, 14) 위에 4 ~ 5㎛ 의 두께의 에피층(13, 15)을 성장시킨다.
제14도에서와 같이, 폴리싱으로 반도체 기판(10)을 평탄화하고, 이온을 주입하고 확산을 통하여 에피층(13, 15)에 격리 영역(30)과 싱크 영역(40)을 동시에 형성한다.
이때, 평탄화 과정을 거친 후의 P형 매몰층(12) 위의 에피층(13)의 두께는 1 ~ 2 ㎛ 정도이며, N+형 매몰층(14) 위의 에피층(15)의 두께는 2 ~ 3 ㎛ 정도이다.
N+형 매몰층(14)과의 경계 부근의 P형 매몰층(12) 위의 에피층(13)에는 격리 영역(30)을 형성하고, N+형 매몰층(14) 위의 에피층(15)에는 싱크 영역(40)을 형성한다.
에피층(13, 15)에 격리 영역과 싱크 영역을 미리 확보해 놓음으로써, 제2차 에피택셜 성장시 상부 확산되므로 격리 영역(30)과 싱크 영역(40)의 면적을 줄일 수 있다.
제15도에서와 같이, 제2차 에피택셜 성장시켜 에피층(13, 15), 격리 영역(32)과 싱크 영역(42)을 완성한다.
이후의 공정은 통상의 방법을 따른다.
본 발명에 의한 반도체 제조 방법에서, 싱크 영역(42)은 필요에 따라 형성하지 않을 수도 있으며, 다른 영역에 형성할 수도 있다.
싱크 영역(42)의 형성 여부에 따라, 본 발명에 의한 방법으로 CMOS, NMOS, PMOS, BiCOS, BIPOLAR 등의 다양한 트랜지스터를 제조할 수 있다.
따라서, 본 발명에 따른 반도체 장치는 단차를 둔 매몰층 위에 형성된 에피층의 두께를 다르게 하여 구동 전압이 높은 소자와 구동 전압이 낮은 소자가 한 칩 상에 동시에 형성되고, 격리 영역과 싱크 영역의 확산 시간을 줄임으로써 집적도를 높여 반도체 장치의 성능을 향상하는 효과가 있다.
또한, 단차를 둔 매몰층을 형성하는데, 하나의 마스크 공정으로 가능하여 제조 공정을 단순화하는 효과도 있다.

Claims (9)

  1. 반도체 기판에 사진으로 서로 간격을 둔 포토 레지스트를 형성하고, 반도체 기판을 식각한 후, 제2 도전형의 이온을 주입하는 제1 단계, 상기 포토 레지스트를 제거한 다음, 상기 반도체 기판에 제1 도전형 이온을 주입하는 제2 단계, 상기 제1 도전형 이온과 상기 제2 도전형 이온을 확산하여, 상기 반도체 기판에 제1 도전형 매몰층과 제2 도전형 매몰층을 서로 단차를 두고 형성하는 제3 단계, 상기 반도체 기판에 제1차 에피택셜 성장으로 에피층을 형성하고, 기판 표면을 평탄화하는 제4 단계, 상기 제2 도전형 매몰층과의 경계 부근의 상기 제1 도전형 매몰층 위에 형성되어 있는 상기 제1차 에피층에 제1차 격리 영역을 형성하고, 이와 동시에 상기 제2 도전형 위의 상기 제1차 에피층에 제1차 싱크 영역을 형성하는 제5 단계, 상기 반도체 기판에 제2차 에피층을 형성함과 동시에 제2차 격리 영역과 제2차 싱크 영역을 형성하는 제6 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에서, 상기 제2 도전형의 이온을 도즈 1 ~ 5 E15ions/㎠로 주입하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제 2항에서, 상기 제1 도전형의 이온을 도즈 1 ~ 3 E13ions/㎠로 주입하는 반도체 장치의 제조 방법.
  4. 제1항에서, 상기 제1차 에피택셜 성장으로 4 ~ 5 ㎛의 에피층을 형성하는 반도체 장치의 제조 방법.
  5. 제1항에서, 평탄화를 통하여 상기 제1 도전형 매몰층 위의 상기 에피층의 두께를 1 ~ 2 ㎛로 형성하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제5항에서, 평탄화를 통하여 상기 제2 도전형 매몰층 위의 상기 에피층의 두께를 2 ~ 3 ㎛로 형성하는 반도체 장치의 제조 방법.
  7. 반도체 기판에 사진으로 서로 간격을 둔 포토 레지스트를 형성하고, 반도체 기판을 식각한 후, 제2 도전형의 이온을 주입하는 제1 단계, 상기 포토 레지스트를 제거한 다음, 상기 반도체 기판에 제1 도전형 이온을 주입하는 제2 단계, 상기 제1 도전형 이온과 상기 제2 도전형 이온을 확산하여, 상기 반도체 기판에 제1 도전형 매몰층과 제2 도전형 매몰층을 서로 단차를 두고 형성하는 제3 단계, 상기 반도체 기판에 제1차 에피택셜 성장으로 에피층을 형성하고, 기판 표면을 평탄화하는 제4 단계, 상기 제2 도전형 매몰층과의 경계 부근의 상기 제1 도전형 매몰층 위에 형성되어 있는 상기 제1차 에피층에 제1차 격리 영역을 형성하는 제5 단계, 상기 반도체 기판에 제2차 에피층을 형성함과 동시에 제2차 격리 영역을 형성하는 제6 단계를 포함하는 반도체 장치의 제조 방법.
  8. 제1항에서, 평탄화를 통하여 상기 제1 도전형 매몰층 위의 상기 에피층의 두께를 1 ~ 2 ㎛로 형성하는 반도체 장치의 제조 방법.
  9. 제1항 또는 제5항에서, 평탄화를 통하여 상기 제2 도전형 매몰층 위의 상기 에피층의 두께를 2 ~ 3 ㎛로 형성하는 반도체 장치의 제조 방법.
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