KR930009124B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 NPN트랜지스터와 I2L소자를 동일칩상에 형성한 종래 반도체장치의 단면도.
제 2 도 (a)-(g)는 제 1 도에 따른 종래 반도체장치의 제조공정도.
제 3 도는 본 발명에 따른 반도체장치의 단면도.
제 4 도 (a)-(g)는 본 발명 반도체장치의 제조방법을 설명하기 위한 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 기판영역 2 : 제 2 기판영역
3 : 제 1 N+매몰층 4 : 제 2 N+매몰층
5 : 제 1 에피탁시층 6 : 제 2 에피탁시층
7, 33 : 두터운 산화막 8, 13, 14, 15 : 윈도우
9 : P+분리영역 10, 16 : 얇은 산화막
11 : 산화막 12 : 인층
17, 18, 19 : P형 이온주입영역 21, 23, 35, 38 : 에미터영역
22, 24, 34, 37 : 베이스영역 25, 26, 27, 28, 36, 39 : 콜렉터영역
31 : 에피탁시층 32 : 나이트라이드
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 아날로그 그 집적회로부와 선택적 산화(LOCOS) 공정을 실시한 고속 디지탈 집적회로부를 동일 칩상에 형성하는 반도체장치의 제조방법에 관한 것이다.
일반적으로 아날로그 소자로는 통상의 NPN트랜지스터가, 고속의 디지탈 소자로는 고속의 LSI용 논리회로인 I2L소자가 각각 사용되고 있다. 그런데 아날로그 소자의 내압이 높으면, 제품의 기능이 다양화되는 장점이 있는 반면, 아날로그 소자의 내압을 높이기 위해 에피탁시층의 두께를 크게할 때 디지탈소자의 전류이득 감소와 전하의 지연시간(delay time)의 증가가 있게 되어 동작속도가 늦어지게 된다.
그러므로 NPN트랜지스터(아날로그 소자)와, I2L소자(디지탈 소자)를 동일 칩상에 형성하는 경우 어느 한쪽의 특성을 만족시키기 위해 공정의 조건을 변화시키기가 용이하지 않아 반도체장치의 특성향상에 커다란 제약이 따르게 된다.
한편 아날로그 소자와 디지탈 소자가 혼재한 종래의 반도체장치는 제 1 도에 도시한 바와같은 구조를 갖는 것으로, 이는 제 2 도에 도시한 바와같은 공정으로 제조되게 되는바, 즉 약하게 도우핑된 P형 실리콘 웨이퍼(silicon water)위에 초기 산화막층을 성장시키고, 통상의 사진식각 방법으로 NPN트랜지스터와 I2L소자가 각각 형성될 제 1 및 제 2 기판영역(1, 2)의 소정부분을 이온주입 마스크로 하여 As이온을 주입한 후 통상의 드라이브 인 확산으로 제 1 및 제 2 N+매몰층(3, 4)을 형성한다.
다음으로 기판상부의 초기 산화막을 모두 제거한 후 통상의 에피탁시 방법으로 제 1 에피탁시층(5)을 성장시킨다[제 2a 도].
계속해서 제 1 에피탁시층(5) 상부에 통상의 열산화법으로 두터운 산화막(7)을 형성한 후 통상의 사진식각 방법으로 I2L소자가 형성될 제 2 기판영역(2)에 윈도우(8)를 형성하여 통상의 열산화법으로 얇은 산화막(10)을 성장시킨다[제 2b 도].
다음에는 상기 두터운 산화막(7)을 이온주입 마스크로 이용 상기 윈도우(8)를 통하여 인이온(N형 불순물)을 이온주입하고 통상의 드라이브인 확산으로 인층(12)을 형성한다. 이어 제 1 에피탁시층(5)상부의 산화막(7, 10)을 제거한 후 N형의 제 2 에피탁시층(6)을 형성한다[제 2c 도].
계속해서 에피탁시층(5, 6) 상부에 산화막을 성장시키고 통상의 사진식각 공정으로 상기 산화막을 에칭하며 에피탁시층(5, 6)을 노출시킨후 드라이브인 확산으로 P+분리영역(9)을 형성한다[제 2d 도].
이어 열산화법으로 산화막(11)을 성장시키고 사진식각 방법으로 상기 산화막(11)을 에칭하여 윈도우(13, 14, 15)를 형성한다. 에피탁시층(5, 6) 상부에 얇은 산화막(6)을 성장시키고 붕소 이온을 주입하여 P형 이온 주입영역(17, 18, 19)을 형성한다[제 2e 도].
다음에는 전면에 포토레지스트(P, R)를 도포하여 제 2 기판영역(2)의 베이스가 형성될 부분(19)을 마스킹후 사진식각 공정으로 식각하고 붕소이온을 주입한다[제 2f 도].
이어 상기 포토레지스트를 제거하고 드라이브인 확산을 하면 상기 P형 이온주입영역(17, 18, 19)은 활성화하여 NPN트랜지스터 베이스영역(24)와 I2L PNP트랜지스터의 에미터영역(21) 및 I2L NPN트랜지스터의 베이스 영역(22)이 형성되고, 그 다음 N형 불순물의 이온주입과 드라이브인 확산방법으로 제 1 기판영역(1)의 NPN트랜지스터의 에미터영역(23) 및 콜렉터영역(25)과 제 2 기판영역(2)의 I2L NPN트랜지스터의 콜렉터영역(26, 27, 28)을 형성한다[제 2g 도].
상술한 바와같은 종래 반도체장치의 제조방법은 두번의 에피탁시 공정으로 NPN트랜지스터 형성부분의 에피탁시층을 두텁게 함으로써 NPN트랜지스터의 내압을 높이고 I2L소자의 에피탁시층은 인 이온주입으로 인하여 NPN트랜지스터의 매몰층보다 확산속도가 빨라져서 에피탁시층의 두께가 얇아지게 된다. 이때 얇아진 에피탁시층의 두께로 I2L소자의 동작속도가 향상되어질 수 있으나 인의 에피탁시층내에서의 확산속도가 너무 빨라서 얇은 에피층을 가지는 I2L소자의 제조공정에서 I2L이 동작하기 위한 베이스 불순물 농도를 결정하기가 어렵다고 하는 문제점이 있었다.
본 발명은 상기한 종래 반도체장치의 제조방법이 갖는 문제점을 해결하기 위해 발명된 것으로, NPN트랜지스터와 I2L소자를 동일칩상에 형성하는데 있어서 특히 소자의 불순물 접합 형성공정 이전에 선택적 산화공정을 사용하여 I2L소자의 형성영역을 식각함으로써 I2L소자의 에피탁시층 두께를 NPN트랜지스터의 에피탁시층 두께보다 작게하여 아날로그 회로부의 NPN트랜지스터의 내압을 유지하면서 I2L소자의 동작속도를 향상시키는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제조방법은 종래의 NPN트랜지스터와 동일 칩상에 형성한 I2L소자의 에피탁시층 위에 수백 Å의 얇은 산화막을 성장시킨 후 나이트라이드(Si3N4)를 침전시키고 상기 나이트라이드막을 통상의 사진식각 공정으로 제거한 뒤 수천 Å의 두터운 산화막을 성장시키면 나이트라이드가 도포되지 않은 부분에만 두터운 산화막이 형성되고, 상기 나이트라이드막과 산화막을 순차적으로 제거한 뒤 통상의 불순물 접합형성 공정을 거치는 반도체장치의 제조방법이다.
이하 본 발명 반도체장치의 제조방법을 첨부도면을 참조하여 상세하게 설명한다.
제 3 도는 본 발명에 따른 반도체장치의 단면도, 제 4 도 (a)-(g)는 본 발명 반도체장치의 제조방법을 설명하기 위한 제조공정도로서, 제 4a 도는 도시한 바와같이 LOCOS공정을 실시한 반도체 장치의 단면도로서 I2L소자의 에피탁시층(31)위에 수백 Å의 얇은 산화막을 성장시킨후 나이트라이드(Si3N4; 32)를 침적시키고 상기 나이트라이드(32)를 통상의 사진식각 공정으로 제거한 후 수천 Å이상두께의 두터운 산화막(33)을 성장시킨다. 이때 상기 나이트라이드가 도포된 부분은 산소의 확산이 거의 안되므로 산화막이 성장되지 않는다.
이어 제 4b 도에 도시한 바와같이 나이트라이드막과 산화막을 순차적으로 식각, 제거하면 I2L형성부의 에피두께가 상기 산화막 두께의 약 45%에 해당함을 볼 수 있다.
다음에는 종래의 통상적인 공정[제 2e 도-제 2g 도]을 실시하여 NPN트랜지스터의 베이스영역(34), 에미터영역(35), 콜렉터영역(36)과 I2L PNP트랜지스터의 에미터영역(38), I2L NPN트랜지스터의 베이스영역(37), 콜렉터영역(39)을 각각 형성하면 제 4c 도에 도시한 바와같은 반도체장치가 제조되게 된다.
상기한 바와같이 본 발명 반도체장치의 제조방법은 불순물결합 공정 이전에 선택적산화(LOCOS)공정을 실시함으로서 NPN트랜지스터 형성부의 에피층 두께가 I2L소자 형성부의 에피탁시층 두께보다 두껍게되어 NPN트랜지스터의 내압을 높여 제품의 기능을 다양화할 수 있는 장점뿐만 아니라 I2L NPN트랜지스터의 베이스 불순물농도를 결정하기가 매우 손쉽고, I2L소자 형성부의 얇은 에피탁시층 두께로 I2L소자의 동작속도가 향상되는 장점이 있다.
Claims (1)
- NPN트랜지스터와 I2L소자를 동일칩상에 형성하는데 있어서, 상기 I2L소자의 에피탁시층(31)위에 수백 Å의 얇은 산화막을 성장시킨 후 나이트라이드(32)를 침적시키고 상기 나이트라이드를 통상의 사진식각 공정으로 제거한 후 수천 Å이상 두께의 두터운 산화막(33)을 성장시킨다. 이어 상기 나이트라이드(32)과 산화막(33)을 순차적으로 식각 제거한 다음 p형 이온주입영역의 형성, 포토레지스트 도포, 드라이브인 확산 공정을 통하여 상기 p형 이온주입영역을 활성화하여 NPN트랜지스터의 베이스영역(34), 에미터영역(35), 콜렉터영역(36)과 I2L PNP트랜지스터의 에미터영역(38), I2L NPN트랜지스터의 베이스영역(37), 콜렉터영역(39)을 각각 형성하는 공정으로 구비됨을 특징으로 하는 반도체 장치의 제조방법.
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