KR0175329B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 디프 P⁺층을 트렌치 구조로 형성하는 반도체 장치 및 그 제조방법에 관한 것으로써, 소오스와 디프 P⁺층의 오버랩을 방지하여 접합상태를 최적화함과 동시에 커패시턴스 값을 저감시킴으로써 디바이스의 동작성능을 향상시킬 뿐만 아니라 다이오드의 전류 스위칭 시간을 단축하는 것이다.

Description

반도체 장치의 제조방법

제1도는 종래의 DMOS 트랜지스터에 대한 개략적인 단면도.

제2도는 본 발명에 의한 트렌치 구조를 갖는 DMOS 트랜지스터의 제조공정 단면도.

제3도는 제2도(K)에 대한 전기회로도.

제4도는 종래 및 본 발명에 의한 다이오드의 전류스위칭 시간의 대비 그래프.

본 발명은 BCD MOS(Bipolar + CMOS + DMOS)기술에 관한 것으로써, 특히, 디프 P⁺층을 트렌치 구조로 형성하는 반도체 장치 및 그 제조방법에 관한 것이다.

일반적으로 이중확산(double diffused)이란 베이스층을 기체로부터의 불순물 확산현상을 이용하여 제조하는 것을 일컫는다.

종래에는 제1도에 도시한 바와 같이, DMOS 트랜지스터에서 다이오드는 디프 P⁺층(33. deep P⁺layer)을 형성하여 제작하였다. 그러나, 이 디프 P⁺층(33)이 확산에 의해 형성되어야 하기 때문에 확산시간이 길어질 뿐만 아니라 P⁺층(7)이 n^-에피층(2)과 P- 벌크(bulk)의 경계면 하부로는 확산되지 않으므로 저항이 증가하게 되고 소오스와 P⁺층(7)의 확산으로 인하여 디자인 룰 마진이 저하된다는 문제점이 있었다.

즉, DMOS 구조에 있어서, P^-벌크에서 디프 P⁺층(33)을 형성시켜서 하나의 다이오드를 추가로 형성시켜야 하는데, 이 디프 P⁺층(33)이 n^-에피층(2)의 하부로는 확산되지 않으므로 P^-벌크의 저항이 증가하게 되고, 이 증가되는 P^-벌크 저항을 감소시키기 위해서는 디프 P⁺층(33)을 그 하부로 확산시켜야 하는바, 이렇게 하기 위해서는 결국 n⁺소오스와 P⁺층(7)의 디자인 룰을 확보해야 하고 이로인해 확산 소요시간이 길어질 수 밖에 없었을 뿐만 아니라, 접합 커패시턴스가 증가함으로써 디바이스의 성능이 저하될 수 밖에 없었던 것이다.

따라서, 본 발명은 이와 같은 종래의 여러가지 문제점을 감안해서 이루어진 것으로서, 본 발명의 목적은 P⁺층을 트렌치 구조로 형성시킴으로써 확산시간을 단축시키고 디자인 룰 마진을 향상시키며, P^-벌크 저항을 감소시킴으로써 트랜지스터가 오프될 경우에는 다이오드가 신속하게 전류를 패스해 주도록 함으로써 동작성능을 향상 시킬 수 있는 반도체 장치의 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치는, 실리콘 기판의 상부에 위치하는 N형 에피층과, P⁺영역과, DMOS의 서브스트레이트 역할을 수행하도록 형성된 P^-영역과, 증착확산층 및 도프된 폴리실리콘으로 형성된 디프 P⁺층과, 게이트 폴리실리콘과, 통상의 포토공정을 진행하여 이온주입한 후 드라이브인 시킴으로써 형성된 소오스/드레인 영역과, 디프 P⁺층이 에피층으로 확산되고 BSG막을 침적하고, 리플로우하며, 영역 상부에 산화막을 부분적으로 식각하여 게이트폴리, 소오스와 디프 P⁺층, 드레인 영역에 금속전극을 형성한 것을 특징으로 한다.

또한, 본 발명에 의한 반도체 제조방법은, 실리콘 기판의 표면에 N형 불순물을 도우핑 시켜서 N형 에피층을 형성시키는 제1공정과, 이 N형 에피층에 불순물을 도우핑시켜서 P⁺층을 형성시키는 제2공정과, 상기 N형 에피층에 산화막, 질화막을 형성시키고, 포토공정을 진행하여 P형 불순물을 이온주입한 후 확산시켜서 P^-영역을 형성시키는 제3공정과, CVD 산화막을 침적시키고 포토 및 에칭공정을 통해 에칭하여 산화막, Si₃N₄막을 형성시키는 제4공정과, 이방성 에칭을 행하여 증착확산층을 P⁺층으로 형성하고, 도프된 폴리실리콘을 침적시켜서 디프 P⁺층을 형성시키는 제5공정과, 폴리싱 또는 에치백하여 폴리실리콘을 제거하고 이어서 산화막, Si₃N₄막을 제거하고, 게이트 산화막과 게이트 폴리를 형성시키는 제6공정과, n⁺불순물을 주입하여 소오스/드레인 영역을 형성하고 P⁺층이 에피층과 맞닿도록 확산시키는 제7공정으로 이루어진 것을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

먼저, 제2도 a에 도시한 바와 같이, 실리콘 기판(1)의 상부 전면에 소오스는 인(p), 농도는 4E14-1E15 ions/cm³, 두께는 7-10㎛로 N형 에피층(2)을 성장시키고, 이 N형 에피층(2)의 상부 전면에는 열산화법을 이용하여 400-600Å 정도로 얇은 산화막(3)을 형성한 후 포토공정(4)을 진행하여 소오스는 붕소(B), 농도는 3E15-5E15 ions/cm³, 에너지는 50-10kev로 이온주입(5)시킨다.

다음에, 제1도 b에 도시한 바와 같이, Si₃N₄막(6)을 1000-1500Å 정도로 침적시킨 후 절연층영역인 P⁺층(7)을 1200℃에서 활성화시키고, P^-영역을 형성하기 위하여 포토공정(8)을 진행한 후 붕소, DOSE 5E₁₂-3E₁₃/cm²에너지 30-50kev로 이온주입(9)한다.

다음에, 제1도 c에 도시한 바와 같이, 상기 Si₃N₄막(6) 상부 전면에는 CVD 막(10)을 7000-10000Å 정도로 침적시킨후 P^-영역(11)을 활성화시키고, 감광액(12)을 도포한 후 디프 P⁺층을 형성하기 위하여 포토공정을 진행하여 오픈(13)시킨다.

다음에 제1도 d에 도시한 바와 같이, 감광을 마스크로하여 CVD 막, Si₃N₄막, SiO₂막을 순차로 에칭(14)시키고, 열산화법을 이용하여 800-1500Å 정도로 산화막(15)을 성장시키며, 그 상부 전면에 1500-2000Å 정도로 Si₃N₄막(16)을 침적시킨다.

다음에 제1도 e에 도시한 바와 같이, 이방성 에칭을 행하여 상기 Si₃N₄막(16)을 제거하고, 산화막(15)을 에칭하여 일정형상(17)이 형성되도록 한다.

다음에 제1도 f에 도시한 바와 같이, 상기 산화막(15)을 에칭함으로써 일정형상(17)이 형성된 부분에 증착확산에 의해 붕소(18)를 침적시키고, BSG 글래스막을 제거하기 위하며 디프 에칭을 행하며, 도프된 폴리실리콘(19)을 8000-15000Å 정도로 침적시킨다.

다음에 제1도 g에 도시한 바와 같이, 상기 침적된 폴리실리콘(19)을 폴리싱 혹은 에치백에 의해 에칭하고, CVD 막, Si₃N₄막을 순차로 에칭시킨다.

다음에 제1도 h에 도시한 바와 같이, 얇은 산화막(13)을 제거하고 250-500Å 정도로 게이트 산화막(20)을 형성시키며 그 상부전면에 게이트 폴리실리콘(22)을 침적시킨 후, 게이트 폴리를 형성하기 위하여 포토공정(23)을 진행한다.

제1도 h에 있어서, 참조번호(21)는 게이트 산화막 형성시 확산된 주입된 디프 P⁺층을 도시한 것이다.

다음에 제1도 i에 도시한 바와 같이, 폴리실리콘을 에칭시키고, DMOS의 소오스/드레인을 형성시키기 위하여 포토공정(24)을 진행한 후, 소오스는 비소(As), DOSE는 4-6E15/cm², 에너지는 85-120kev로 이온주입(25)한다.

다음에 제1도 J에 도시한 바와 같이, 소오스/드레인 영역(27)을 활성화시키고 약간의 산화막(26)을 성장시킨 이후 디프 P⁺층(21)이 P^-영역(11)을 지나서 N형 에피층(2)과 맞닿도록(28) BSG 막(29)을 4000-5000Å 정도로 침적시키고 리플로우 시킨다.

다음에 제1도 k에 도시한 바와 같이, 금속전극(metal electrode)을 형성시키기 위하여 접촉홀(contact hole)을 형성하고, 이 금속전극을 폴리게이트(30), 드레인(31), 소오스와 디프 P⁺층(32)에 연결한다.

이렇게 하면 제3도에 도시한 바와 같이 나타낼 수 있는 DMOS 구조의 회로도가 완성된다.

이와 같이 본 발명의 반도체 장치 및 그 제조방법에 의하면 디프 P⁺층을 트렌치 구조로 형성시킴으로써 디프 P⁺층에 따른 확산시간의 연장이 없이도 스루우-풋(일정시간내에 처리되는 확산량)이 양호해질 뿐만 아니라, 측면치수(LATERAL DIMENSION)를 감소시킴으로써 소오스와 디프 P⁺층이 오버랩되지 않으므로 접합을 최적화함과 동시에, 커패시턴스 값을 저감시킬 수 있기 때문에 디바이스의 성능을 향상시킬 수 있음은 물론, 칩사이즈를 15% 이상 감소시킬 수 있는 장점이 있다.

또한, 디프 P⁺층을 트렌치 구조로 형성하여 에피층과 접촉시킴으로써 벌크저항이 감소되기 때문에 디바이스의 성능이 향상될 뿐만 아니라, DMOS에 합병(merge)된 다이오드의 스위칭 속도가 신속해진다.

즉, 제4도에 도시한 바와 같이, 종래의 다이오드의 스위칭 시간(t₁)에 비해 본 발명의 다이오드의 스위칭 시간(t₂)이 대폭 단축됨으로써 기기성능이 매우 양호해지는 것이다.

Claims (4)

1. 실리콘 기판(1)의 표면에 N형 불순물을 도우핑 시켜서 N형 에피층(2)을 형성시키는 제1공정과, 이 N형 에피층에 불순물을 도우핑시켜서 P⁺(7)층을 형성시키는 제2공정과, 상기 N형 에피층(2)에 산화막, 질화막을 형성시키고, 포토공정을 진행하여 P형 불순물을 이온주입한 후 확산시켜서 P^-영역(11)을 형성시키는 제3공정과, CVD 산화막을 침적시키고 포토 및 에칭공정을 통해 에칭하여 산화막, Si₃N₄막을 형성시키는 제4공정과, 이방성 에칭을 행하여 증착확산층(18)을 P⁺층(7)으로 형성하고 도프된 폴리실리콘층(19)을 침적시켜서 디프 P⁺층(21)을 형성시키는 제5공정과, 폴리싱 또는 에치백하여 폴리실리콘(19)을 제거하고 이어서 산화막 Si³N⁴막을 제거하고, 게이트 산화막과 게이트 폴리(22)를 형성시키는 제6공정과, n⁺불순물을 주입하여 소오스/드레인 영역을 형성하고, P⁺층(7)이 에피층과 맞닿도록 확산시키는 제7공정으로 이루어진 것을 특징으로 하는 반도체 제조방법.
2. 제1항에 있어서, 상기 P⁺층(7)은 붕소를 불순물로하여 증착확산과 P^-형 불순물 이온주입에 의해 형성하는 것을 특징으로 하는 반도체 제조방법.
3. 제1항에 있어서, 상기 P⁺층(18)은 붕소를 불순물로 하여 증착확산과 P^-형 불순물 이온주입에 의해 형성하는 것을 특징으로 하는 반도체 제조방법.
4. 제1항에 있어서, 상기 P⁺층(7)은 증착확산과 P^-형 불순물로 도프된 폴리실리콘(19)으로 형성하는 것을 특징으로 하는 반도체 제조방법.