KR0154304B1 - Bicmos장치의 제조방법 - Google Patents

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Abstract

본 발명은 바이폴라 소자와 MOS 소자가 동일한 반도체기판상에 형성되어 있는 반도체장치의 제조방법에 관한 것으로서, 제1도전형의 반도체기판(30)상에, 제2도전형의 매몰층(32)을 형성하는 공정과; 상기 바이폴라소자가 형성될 영역에는 상기 매몰층(32)을 포함하는 상기 반도체기판(30)상에 제2도전형의 에피택셜층(34)을 형성하고 그리고 상기 MOS 소자가 형성될 영역에는 제1도전형의 웰(36)을 형성하는 공정과; 상기 에피택셜층(34)과 상기 웰(36)상에 패드산화막(38)을 형성하는 공정과; 상기 패드산화막(38)상에 소정패턴의 질화막(42)을 형성하여 활성영역과 필드영역을 정의하고 그리고 산화공정을 실행하여 소자격리용 산화막(44)을 형성하는 공정과; 상기 질화막(42)의 제거후, 상기 패드산화막과 소자격리용 산화막상에 소정패턴의 감광막을 형성하여 내부베이스영역을 정의하고 그리고 불순물이온주입을 실행하여 상기 에피택셜층(34)의 표면에 상기 내부베이스영역을 형성하는 공정과; 상기 소정패턴의 감광막의 제거후, 상기 활성영역상에 게이트산화막(50)을 형성하는 공정과; 상기 게이트산화막(50)상에 게이트/에미터구조물의 패턴을 형성하는 공정과; 상기 게이트/에미터구조물의 패턴을 마스크로 사용하여 상기 MOS 소자가 형성될 영역에 불순물을 주입하여 상기 웰의 표면에 소오스/드레인영역(60a)을 형성하는 공정과; 상기 게이트/에미터 구조물의 측벽에 측벽스페이서(62)를 형성하는 공정과; 상기 소오스/드레인 영역(60a)과 상기 내부베이스영역(48) 및 상기 싱크영역상에만 도전성의 폴리실리콘층(64)을 형성하는 공정과; 상기 전체의 표면상에 산화막(70)을 형성하여 상기 게이트/에미터구조물의 상하부의 측면에서 버드즈 빅구조를 갖는 산화막이 형성되는 공정과; 수직적인 측벽을 갖도록 상기 에미터구조물의 폴리실리콘층(52)을 식각하는 공정과; 상기 게이트/에미터구조물의 상부에 폴리실리콘막(78)을 형성하는 공정을 포함한다. 상기 방법에 의하면, MOS 소자의 소오스/드레인 영역 및 게이트영역이 모두 자기정합적으로 형성됨과 동시에 바이폴라소자의 에미터와 외부베이스영역이 자기정합적으로 형성되기 때문에, 고정도의 미세패턴을 형성하는 정밀한 리소그라피장치를 사용하지 않고서도 상기 영역들을 구현할 수 있다.

Description

BICMOS 장치의 제조방법
제1a도 내지 제1k도는 본 발명의 제조방법에 따라 BICMOS 장치를 제조하는 공정을 보여주는 순차적인 공정도.
제2도는 본 발명의 제조방법에 따라 제조된 BICMOS 장치의 구조를 보여주는 단면도.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체기판 32 : n형 매몰층
34 : 에피택셜층 36 : p형 웰
38 : 패드산화막 40 : 불순물주입층
40a : 싱크영역 42 : 질화막
44 : 소자분리용 산화막 48 : 내부베이스영역
50 : 게이트산화막 52 : 게이트용 폴리실리콘층
54 : 산화막 56 : 질화막
60a : 소오스/드레인 영역 62 : 측벽산화막
64 : 폴리실리콘막 70, 70a : 산화막
74 : 고농도 불순물 영역 76 : 외부베이스영역
78 : 폴리실리콘막
본 발명은 반도체장치의 제조에 관한 것으로서, 구체적으로는 바이폴라 소자와 MOS 소자가 동일한 웨이퍼상에 형성된 BICMOS 장치의 제조방법에 관한 것이다.
서브마이크론급의 반도체소자는 크기가 축소될수록 핫 캐리어(hot carrier)에 기인하여 소자특성이 열화된다. MOS 소자에 있어서는, 핫 캐리어의 현상을 방지하기 위하여 다양한 형태의 중첩된 LDD(lightly doped drain) 구조가 개발되어 왔다.
이러한 중첩된 LDD 구조를 이용한 소자들은 게이트에 의해서 유도된 드레인의 대량 누선전류(large gate induced drain leackage)를 유발하게 되고 그리고 게이트-드레인간의 중첩영역의 커패시턴스값이 높기 때문에 회로의 성능을 열화시킬 수 있다.
또한, 바이폴라 소자의 경우에는, 좁은 면적에 필요한 구성요소들을 모두 포함해야 하므로, 구성요소들간의 폭이 협소해진다. 이러한 폭의 협소화는, 에미터-베이스 접합이 역바이어스될 때, 고농도 불순물이 도핑된 에미터-베이스접합사이에 전계집중에 기인한 강한 전계가 형성되고 그리고 이에 의해서 그 접합내의 전자를 가속화시켜서 핫 캐리어효과에 의한 바이플라트랜지스터의 열화현상이 유발된다.
게다가, 서브마이크론급 소자의 제조에 있어서는 정밀한 리소그라피기술이 중요한 제조기술로 사용된다. 이러한 서브마이크론급의 바이폴라 소자의 경우에 있어서는 에미터영역이 자기정합(self-alignment) 기술을 이용하여 형성되었으나, 베이스영역은 정밀한 상기 리소그라피기술을 사용하여 형성되었다.
이와같이, 종래의 제조방법은 에미터영역등을 형성하기 위해 미세패턴형성용 마스크를 사용하는 리소그라피기술이 사용되었기 때문에 고도의 기술적 숙련이나 고정밀도의 장치를 필요로 하는 문제점이 있었다.
통상적으로, 상술한 정밀한 리소그라피기술을 사용할 경우에는 미세패턴을 형성하기 위한 마스크의 맞춤에서 위치맞춤의 여유도를 취해야 하는 어려움도 있는 것이다. 만일, 패턴형성중에 마스크의 위치맞춤편차가 발생되면, 소자의 성능이나 수율의 저하가 발생되는 것은 이 기술분야에 종사하는 자에게는 자명한 것이다.
따라서, 본 발명은 상술한 제반문제점들을 해결하기 위해 제안된 것으로서, 게이트와 에미터용 폴리실리콘층의 상하측에 버드즈 빅의 형상을 갖는 산화막이 형성되어서 NMOS 소자에 있어서는 게이트구조물의 측벽산화막으로 가능하고 그리고 NPN 바이폴라소자에 있어서는 전계효과를 유발하는 에미터구조물의 일부로서 사용되게 하는 반도체장치의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 NMOS 소자의 소오스와 드레인영역이 자기정합적으로 형성됨과 동시에 NPN 바이폴라소자의 외부베이스영역도 자기정합적으로 형성되는 반도체장치의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 NMOS 소자의 LDD 영역위에 비교적 두꺼운 산화막을 형성하여 게이트에 의해 유도된 드레인의 누설전류를 효율적으로 억제하고 그리고 게이트-드레인 중첩부분에서의 커패시턴스도 최소화하여 소자의 동작속도를 향상시킬 수 있는 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 전계효과 트랜지스터의 게이트구조를 갖는 NPN 바이폴라소자가 구현되어서 에미터전극에 역바이어스가 인가될 때 상기 게이트구조물의 아래에 n-채널을 형성하게 되어 홧 캐리어의 효과를 줄일 수 있는 반도체장치의 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일특징에 의하면, 바이폴라 소자와 MOS 소자가 동일한 반도체기판상에 형성되어 있는 반도체장치의 제조방법은, 제1도전형의 반도체기판상에, 제2도전형의 매몰층을 형성하는 공정과; 상기 바이폴라소자가 형성될 영역에는 상기 매몰층을 포함하는 상기 반도체기판상에 제2도전형의 에피택셜층을 형성하고 그리고 상기 MOS 소자가 형성될영역에는 제1도전형의 웰을 형성하는 공정과; 상기 에피택셜층과 상기 웰상에 패드산화막을 형성하는 공정과; 상기 패드산화막상에 소정패턴의 질화막을 형성하여 활성영역과 필드영역을 정의하고 그리고 산화공정을 실행하여 소자격리용 산화막을 형성하는 공정과; 상기 질화막의 제거후, 상기 패드산화막과 소자격리용 산화막상에 소정패턴의 감광막을 형성하여 내부베이스영역을 정의하고 그리고 불순물이온주입을 실행하여 상기 에피택셜층의 표면에 상기 내부베이스영역을 형성하는 공정과; 상기 소정패턴의 감광막의 제거후, 상기 활성영역상에 게이트산화막을 형성하는 공정과; 상기 게이트산화막상에 게이트/에미터구조물의 패턴을 형성하는 공정과; 상기 게이트/에미터구조물의 패턴을 마스크로 사용하여 상기 MOS 소자가 형성될 영역에 불순물을 주입하여 상기 웰의 표면에 소오드/드레인영역을 형성하는 공정과; 상기 게이트/에미터구조물의 측벽에 측벽스페이서를 형성하는 공정과; 상기 소오스/드레인 영역과 상기 내부베이스영역 및 상기 싱크영역상에만 도전성의 폴리실리콘층을 형성하는 공정과; 상기 전체의 표면상에 산화막을 형성하여 상기 게이트/에미터구조물의 상하부의 측면에서 버드즈 빅구조를 갖는 산화막이 형성되는 공정과; 수직적인 측벽을 갖도록 상기 에미터구조물의 폴리실리콘층을 식각하는 공정과; 상기 게이트/에미터구조물의 상부에 폴리실리콘막을 형성하는 공정을 포함한다.
이 방법에 있어서, 상기 게이트/에미터구조물의 패턴을 형성하는 공정은 상기 게이트산화막상에 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층상에 산화막과 질화막을 순차로 형성하는 공정 및, 소정패턴의 마스크를 사용하여 상기 적층된 구조를 순차적으로 제거하여 게이트/에미터구조물을 형성하는 공정을 포함한다.
이 방법에 있어서, 상기 측벽스페이서의 형성공정은 상기 게이트/메이터구조물을 포함하는 전체의 표면상에 산화막을 형성하는 공정과, 이 산화막을 식각하여 상기 측벽스페이서의 형성과 동시에 상기 게이트산화막이 제거되는 공정을 포함한다.
이 방법에 있어서, 상기 게이트/에미터구조물의 상부에 형성된 상기 폴리실리콘막상에 실리사이드막을 형성하는 공정을 부가한다.
상술한 본 발명에 따른 제조방법에 의하면, MOS 소자의 소오스/드레인 영역 및 게이트영역이 모두 자기정합적으로 형성됨과 동시에 바이폴라소자의 에미터와 외부베이스영역이 자기정합적으로 형성되기 때문에, 고정도의 미세패턴을 형성하는 정밀한 리소그라피장치를 사용하지 않고서도 상기 영역들을 구현할 수 있다.
이하, 본 발명의 실시예를 첨부도면 제1a도 내지 제1k도와 제2도에 의거하여 상세히 설명한다.
제1a도에 의하면, p형의 반도체기판(30)상에, n+형의 매몰층(a buried layer:32)을 형성한 다음, 이 매몰층(32)과 상기 반도체기판(30)상에 n-형의 에피택셜층(34)을 성장한다. 상기 매몰층(32)은 실질적으로 상기 반도체기판(30)상에 포토리소그라피기술에 의해서 소정패턴의 산화막(미도시됨)을 형성하는 단계와 상기 소정패턴의 산화막을 마스크로 사용하는 이온주입단계에 의해서 형성된다. 그리고 제1a도에 도시된 바와같은 프로파일을 갖는 매몰층(32)은 그 위에 상기 n-형 에피택셜층(34)을 성장하는 과정중에 형성되는 것이다. 이어, 상기 에피택셜층(34)의 성장후, 소정패턴의 마스크를 사용하여 제1a도와 같은 p형 웰(36)을 형성한다.
상기 반도체기판(30)은 약 10-30Ω-cm 범위의 비저항과 111 또는 100의 결정방향을 갖고, 상기 매몰층(32)은 약 10-30Ω/□ 범위의 저항을 가지며, 상기 에피택셜층(34)은 약 0.3-1.0Ω-cm 범위의 비저항과 약 0.8-2.0㎛ 범위의 두께를 갖고, 그리고 상기 p형 웰(36)은 약 1000-5000Ω/□ 범위의 저항을 갖도록 형성된다.
다시 제1a도를 참고하여, 상기 p형 웰(36)과 상기 n-형 에피택셜층(34)상에 약 300-600Å 범위의 두께를 갖는 패드산화막(38)을 형성한 다음, 소정패턴의 마스크를 사용하여 상기 에피택셜층(34)의 일부표면에 콜렉터층으로 사용되는 불순물주입영역(40)을 형성하고, 그리고 포토리소그라피기술에 의거하여 상기 p형 웰(36)과 상기 n-형 에피택셜층(34)상에 소정패턴의 질화막(42)을 형성하여서 소자의 활성영역과 필드영역을 정의한다. 상기 불순물주입영역(40)은 인(phosphorus)을 사용하고 약 3-8E15 ions/㎠, 30-80KeV의 조건하에서 실행되는 이온주입에 의해서 형성된다.
계속해서, 제1b도에 도시된 바와같이, 상기 질화막(42)에 의해 정의된 필드영역을 LOCOS(local oxidation of silicon) 기술에 의해서 산화하므로서 약 4000-7000Å의 두게를 갖는 소자격리용 산화막(44)이 형성된다. 이 LOCOS 기술이 수행되는 과정에서, 상기 불순물주입영역(40)이 상기 매몰층(32)까지 확산되어 도면에 도시된 바와같은 프로파일을 갖는 싱크영역(40a)이 형성된다. 이어, 사진공정을 통하여 상기 산화막(38, 44)상에 소정패턴의 감광막(46)을 형성하여 내부베이스영역을 정의한 다음, 불순물이온 주입공정을 실행하여서 상기 에피택셜층(40)의 표면에 내부베이스영역(48)을 형성한다.이 불순물주입공정은 보론(boron)을 사용하고, 약 2-6E13 ions/㎠, 약 15-30KeV 범위의 조건하에서 실행된다. 또한, 상기 내부베이스영역의 형성후, 산화공정을 실행하면 약 70-200Å 범위의 두께를 갖는 게이트산화막(50)이 형성된다.
제1c도에 있어서, 게이트/에미터형성용 마스크를 사용하여 순차로 적층된 소정패턴의 폴리실리콘층(52), 산화막(54) 및 질화막(56)을 형성한다. 즉, 제1b도의 구조물에서 상기 감광막(46)을 제거한 다음, 그 구조물위에 약 1000-3000Å 범위 두께를 갖는 폴리실리콘층을 형성하고 그리고 이 폴리실리콘층이 도전성을 갖도록 n+형 고농도불순물이온이 상기 폴리실리콘층에 주입된다. 이와같이 형성된 도전성의 폴리실리콘층(52)상에 차례로 약 70-150Å 범위의 두께를 갖는 얇은 산화막(54)과 약 500-1500Å 범위의 두께를 갖는 질화막(56)을 형성한 다음, 게이트/에미터형성용 마스크를 사용하는 포토리소그라피기술에 의해서 패턴화된 게이트/에미터 폴리실리콘층(52)이 형성된다. 계속해서, 감광막을 전체의 구조물상에 형성한 다음, NMOS 트랜지스터가 형성될 부부만 개구(opening)하고 그리고 NPN 바이폴라트랜지스터가 형성될 부분에는 덮여 있도록 현상된 감광막패턴(58)과 바이폴라소자의 영역에 있는 게이트구조물(제1c도의 52, 54, 56으로 표시된 구조물)을 마스크패턴으로 사용하여 이온주입(a large-tilt-angle ion implantation) 공정을 실행한다. 이러한 이온주입공정은 인을 사용하고, 1E12-1E13 ions/㎠ 범위의 도우즈(dose)로, 60-100KeV의 에너지를 사용하여 실행된다. 그 결과, 상기 게이트폴리실리콘층(52)의 아래에 점선으로 표시된 LDD(lightly doped draing) 영역(60)이 형성된다.
또한, 제1d도에 도시된 바와같이, 제1c도의 구조물에서 상기 감광막패턴(58)을 제거한 다음, 그 구조물의 전표면상에 약 1000-3000Å 범위의 두께를 갖는 저온산화막을 형성한 다음, RIE(reactive ion etching)을 실행하면 상기 게이트/에미터영역의 측벽에 측벽산화막(62)이 형성된다. 이 측벽산화막(62)의 형성과정에서, 상기 LDD영역(60a)은 내부에 주입된 불순물이 온들이 확산되어서 제1d도와 같은 프로파일을 갖는다.
제1e도에 의하면, 제1d도의 구조물의 전체표면상에 다시 약 3000-6000Å 범위의 두께를 갖는 폴리실리콘층(64)을 형성한 다음, 그 위에 소정패턴의 감광막(66)을 형성하여 외부베이스영역을 정의한다. 상기 소정패턴의 감광막(66)을 마스크로 사용하여 상기 폴리실리콘층(64)내에 보론이온을 주입한다. 이 보론이온주입공정은 약 2E14-5E15 ions/㎠, 30-60KeV 범위의 조건하에서 실행된다.
이어, 상기 감광막(66)의 패턴을 제거한 다음, 제1f도에 도시된 바와 같이, 다시 소정패턴의 감광막(68)을 상기 구조물의 전체표면상에 형성하여 상기 NMOS소자영역과 상기 NPN 바이폴라소자의 콜렉터전극을 정의하다. 상기 소정패턴의 감광막(68)을 마스크로 사용하여 비소(arsenic) 이온을 상기 폴리실리콘층(64)으로 주입하는 이온주입공정이 실행된다. 이러한 이온주입공정은 약 3E15-1E16 ions/㎠, 40-80KeV 범위의 조건하에서 실행된다.
다음에, 에치 백(etch back) 공정을 실행하면, 제1g도에 도시된 바와같이, 상기 감광막(68)의 패턴이 제거되고 그리고 계속해서 상기 소자격리용 산화막(44)과 상기 질화막(56)상에 있는 폴리실리콘층이 제거된다.
제1h도를 참고하면, 산화공정을 통하여 상기 구조물의 전체표면상에 약 3000-5000Å 범위의 두께를 갖는 산화막(70)이 형성되고, 이 산화공정에 의해 상기 게이트폴리실리콘층과 에미터폴리실리콘층에서는 버드즈 빅(a bird's beak:70a)과 같은 구조가 형성된다. 이어, 상기 게이트/에미터폴리실리콘층상에 남아 있는 상기 질화막(56)과 산화막(54)을 제거한 다음, 그 위에 소정패턴의 감광막(72)을 형성한다. 상기 소정패턴의 감광막(72)을 마스크로 사용하여 도면에 도시된 바와같이 상기 에미터영역의 폴리실리콘층을 건식식각에 의해 수직적으로 제거한다. 상기 산화막(70)의 형성공정이 실행되는 과정에 도전성을 갖는 폴리실리콘층(64)으로부터 불순물 이온이 아래로 확산되어서 상기 NMOS 소자의 소오스/드레인영역(74)과 상기 NPN 바이폴라소자의 외부베이스영역(76)이 동시에 자기정합적으로 형성된다.
또한, 제11도에 의하면, 상기 감광막(72)의 패턴을 제거한 다음, 폴리실리콘층을 다시 증착하고 그리고 이 폴리실리콘층이 도전성을 갖도록 고농도의 n+형 불순물이 상기 폴리실리콘층에 주입된다. 상기 도전성을 갖는 폴리실리콘층(78)상에 실리사이드층(a WSix layer:80)을 형성한다. 이때, 상기 불순물주입공정은 상기 NPN 바이폴라소자의 에미터의 불순물농도를 결정하기 때문에, 비소(arsenic)를 사용하고, 4E15-1E16 ions/㎠, 40-80KeV 범위의 조건하에서 실행된다. 또한, 상기 폴리실리콘층(78)은 약 2000-4000Å의 두께를 갖고, 상기 실리사이드층(80)은 약 150-600Å의 두께를 갖는다.
이어, 소성(sintering) 공정을 약 900℃의 온도에서 실행한 다음, 소정패턴의 마스크를 사용하여 상기 실리사이드층(80)과 상기 폴리실리콘층(78)을 선택적으로 제거하면, 제1i도에 도시된 바와같이, 게이트와 에미터의 패턴이 완성된다. 상기 소성중에 상기 에미터영역에 있는 상기 폴리실리콘층(78)으로부터 상기 내부베이스의 불순물영역(48)으로 불순물이 확산되어 에미터콘택영역(82)이 형성된다.
마지막으로, 제1j도와 제1k도에 도시된 바와 같이, 상기 구조물의 전체 표면상에 약 2000-5000Å의 두께를 갖는 CVD(chemical vapor deposition) 산화막(84)을 형성한 다음, 금속배선공정을 실행하여 제1k도에 도시된 바와같이 상기 NMOS 소자의 게이트와 소오스/드레인에, 그리고 상기 NPN 바이폴라 소자의 에미터와 베이스 및 콜렉터에 금속층(28)이 형성되며, 그리고 이들 금속층(28)상에 캐핑(caping) 금속층(88)이 형성되어서 본 발명의 실시예에 따른 제2도에 도시된 BICMOS 장치의 제조가 완료된다.
상술한 본 발명의 제조방법에 의하면, 제2도에 도시된 바와 같이, 게이트와 에미터용 폴리실리콘층위에 산화막과 질화막이 증착된 상태에서 산화공정이 실행되기 때문에, 게이트와 에미터용 폴리실리콘층의 상하측에 버드즈 빅의 형상을 갖는 산화막이 형성된다. 이 버드즈 빅의 형상을 갖는 산화막이 NMOS 소자에 있어서는 게이트구조물의 측벽산화막으로 가능하고 그리고 NPN 바이폴라소자에 있어서는 전계효과를 유발하는 에미터구조물의 일부로서 사용된다.
또한, NMOS 소자의 소오스/드레인영역 및 게이트영역이 모두 자기정합적으로 형성됨과 동시에 NPN 바이폴라소자의 에미터와 외부베이스영역이 자기정합적으로 형성되기 때문에, 고정도의 미세패턴을 형성하는 정밀한 리소그라피장치를 사용하지 않고서도 상기 영역들을 구현할 수 있다.
게다가, NMOS 소자는 LDD 영역위에 있는 비교적 두꺼운 산화막에 의해서 게이트에 의해서 유도된 드레인의 누설전류(GIDL)를 효율적으로 억제할 수 있고 그리고 게이트-드레인 중첩부분에서의 커패시턴스도 최소화하여 소자의 동작속도를 향상시킬 수 있다.
더우기, 본 발명에 따른 NPN 바이폴라소자는 에미터의 하부측면에 얇은 산화막이 형성되어 있고 이 산화막이 전계효과 트랜지스터의 게이트구조를 갖고 있기 때문에, 에미터전극에 역바이어스(a reverse biase)가 인가될 때, 상기 게이트구조물의 아래에서, 즉 중첩된 LDD 영역의 아래에서 n-채널이 형성되기 때문에 낮은 전계의 발생에 의해 홧 캐리어(a hot carrier)의 효과를 줄일 수 있고 그리고 그에 의해서 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 제조방법에 있어서, 서브마이크론급 게이트용 폴리실리콘막이 형성되는 것과 동시에 측벽스페이서가 산화막형성공정에서 동시에 형성되며 그리고 소오스와 드레인이 자기정합적으로 형성될 수 있도록 에치-백공정이 적용되었다. 이에 반해, 종래의 제조방법에 있어서는 게이트용 폴리실리콘패턴을 형성한 다음 별도의 공정에 의해서 측벽스페이서가 형성된다. 따라서, 본 발명의 제조방법은 그 제조공정을 단순화시킬 수 있다.

Claims (4)

  1. 바이폴라 소자와 MOS 소자가 동일한 반도체기판상에 형성되어 있는 반도체장치의 제조방법에 있어서, 제1도전형의 반도체기판(30)상에, 제2도전형의 매몰층(32)을 형성하는 공정과; 상기 바이폴라소자가 형성될 영역에는 상기 매몰층(32)을 포함하는 상기 반도체기판(30)상에 제2도전형의 에피택셜층(34)을 형성하고 그리고 상기 MOS 소자가 형성될 영역에는 제1도전형의 웰(36)을 형성하는 공정과; 상기 에피택셜층(34)과 상기 웰(36)상에 패드산화막(38)을 형성하는 공정과; 콜렉터형성용 마스크를 사용하는 이온주입에 의해 불순물 주입영역(40)을 상기 에피택셜층(34)의 표면에 형성하는 공정과; 상기 패드산화막(38)상에 소정패턴의 질화막(42)을 형성하여 활성영역과 필드영역을 정의하고 그리고 산화공정을 실행하여 소자격리용 산화막(44) 및 상기 불순물주입영역(40)의 이온확산에 의한 싱크영역(40a)을 형성하는 공정과; 상기 질화막(42)의 제거후, 상기 패드산화막과 소자격리용 산화막상에 소정패턴의 감광막을 형성하여 내부베이스영역을 정의하고 그리고 불순물이온주입을 실행하여 상기 에피택셜층(34)의 표면에 상기 내부베이스영역을 형성하는 공정과; 상기 소정패턴의 감광막의 제거후, 상기 활성영역상에 게이트산화막(50)을 형성하는 공정과; 상기 게이트산화막(50)상에 게이트/에미터구조물의 패턴을 형성하는 공정과; 상기 게이트/에미터구조물의 패턴을 마스크로 사용하여 상기 MOS 소자가 형성될 영역에 불순물을 주입하여 상기 웰의 표면에 소오스/드레인영역(60a)을 형성하는 공정과; 상기 게이트/에미터 구조물의 측벽에 측벽스페이서(62)를 형성하는 공정과; 상기 소오스/드레인 영역(60a)과 상기 내부베이스영역(48) 및 상기 싱크영역상에만 도전성의 폴리실리콘층(64)을 형성하는 공정과; 상기 전체의 표면상에 산화막(70)을 형성하여 상기 게이트/에미터구조물의 상하부의 측면에서 버드즈 빅구조를 갖는 산화막이 형성되는 공정과; 수직적인 측벽을 갖도록 상기 에미터구조물의 폴리실리콘층(52)을 식각하는 공정과; 상기 게이트/에미터구조물의 상부에 폴리실리콘막(78)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트/에미터구조물의 패턴을 형성하는 공정은 상기 게이트산화막(50)상에 폴리실리콘층(52)을 형성하는 공정과, 상기 폴리실리콘층(52)상에 산화막(54)과 질화막(56)을 순차적으로 형성하는 공정 및 소정패턴의 마스크를 사용하여 상기 적층된 구조를 순차적으로 제거하여 게이트/에미터구조물을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 제1항에 있어서, 상기 측벽스페이서(62)의 형성공정은 상기 게이트/에미터구조물을 포함하는 전체의 표면상에 산화막을 형성하는 공정과, 이 산화막을 식각하여 상기 측벽스페이서(62)의 형성과 동시에 상기 게이트산화막(50)이 제거되는 공정을 포함하는 것을 특징으로하는 반도체장치의 제조 방법.
  4. 제1항에 있어서, 상기 게이트/에미터구조물의 상부에 형성된 상기 폴리실리콘막(78)상에 실리사이드막(80)을 형성하는 공정을 부가하는 것을 특징으로 하는 반도체장치의 제조 방법.
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