CN105990254A - BiCMOS集成电路的制造方法 - Google Patents
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Abstract
本发明提供一种BiCMOS集成电路的制造方法，包括：在衬底的表面上依次形成第一氧化层和氮化硅层；去除预设的第一区域内的所述氮化硅层，在所述第一区域内形成第二氧化层，所述第二氧化层的边缘呈厚度渐变的鸟嘴，鸟嘴延伸至所述第一区域之外的区域表面；去除剩余的氮化硅层，并在位于所述第二氧化层之间的第二区域表面内形成离子注入区；进行退火工艺，以使所述离子注入区热扩散形成基区，所述基区包围所述第二氧化层边缘的所述鸟嘴。通过本发明提供的方案，基区可横向扩散至鸟嘴下方，包围鸟嘴，当晶体管承受高电位时，可在基区中实现较宽的耗尽层，从而有效提高BiCMOS集成电路的反向耐压，进而提高晶体管的最高工作电压，满足高压器件的需求。
Description
技术领域
本发明涉及器件制造领域，尤其涉及一种BiCMOS集成电路的制造方法。
背景技术
BiCMOS是把双极型晶体管(Bipolar)和互补金属氧化物场效应晶体管(CMOS)整合在同一芯片中的集成电路，具有CMOS的高集成度、低功耗的优点，又具备双极型器件高速、强电流驱动能力的优势。
现有的制造BiCMOS集成电路的方法包括：在衬底的表层中形成阱区和集电区，然后在衬底的表面生长第一氧化层，即薄氧化层；在第一预设区域形成离子注入区后，在第一氧化层的表面生长氮化硅；去除第二预设区域的氮化硅，保留第二预设区域之外的区域的氮化硅，在所述第二预设区域形成第二氧化层，即场氧化层；然后去除剩余的氮化硅；将所述离子注入区经高温热扩散，形成基区。具体的，制作场氧化层的工艺方法通常为局部氧化工艺(LOCOS)，在该工艺过程中，由于氧原子的横向扩散作用，在场氧化层的边缘会形成过渡区，过渡区的氧化层厚度是渐变的。这一厚度渐变的氧化层被称为“鸟嘴”，可见，所述鸟嘴延伸至所述预设区域之外的区域(有源区)的表面。在所述基区的边缘区域，鸟嘴延伸至基区的表面。
然而，由于注入离子在氧化层中的固溶度比在衬底中的固溶度大很多，因此在生成场氧化层的过程中，位于离子注入区中的注入离子，大量进入到场氧化层之中。尤其当场氧化层的厚度比较大时，离子注入区中的注入离子可能全部被场氧化层吸收，以至于基区无法延伸至场区。并且在鸟嘴覆盖的区域，由于鸟嘴厚度是渐变的，该区域下注入离子的浓度也是渐变的，具体如图1为基于现有制造方法制造的BiCMOS集成电路的结构示意图。
可见，在现有的BiCMOS集成电路制造方法中，由于氧化层对硼原子的吸收作用，基区无法延伸至场区，且鸟嘴下方的基区之中的离子浓度小于有源区中的离子浓度，且随鸟嘴延伸方向渐变。由此，当晶体管承受高电位时，集电区和基区形成的PN结反向偏置，由于鸟嘴下方的离子浓度较小，该区域的基区横向快速耗尽，导致集电区和基区形成的PN结的反向耐压较小，进而导致晶体管的最高工作电压较小，不能满足高压器件的需求。
发明内容
本发明提供一种BiCMOS集成电路的制造方法，用于解决现有的BiCMOS集成电路制造方法导致器件反向耐压较小的问题。
本发明提供一种BiCMOS集成电路的制造方法，包括：
在衬底的表面上依次形成第一氧化层和氮化硅层；
去除预设的第一区域内的所述氮化硅层，在所述第一区域内形成第二氧化层，所述第二氧化层的厚度大于所述第一氧化层的厚度，且所述第二氧化层的边缘呈厚度渐变的鸟嘴，所述鸟嘴延伸至所述第一区域之外的区域表面；
去除剩余的氮化硅层，并采用离子注入工艺，在位于所述第二氧化层之间的第二区域表面内形成离子注入区；
进行退火工艺，以使所述离子注入区热扩散形成基区，所述基区包围所述第二氧化层边缘的所述鸟嘴；
按照预设工艺，形成栅氧化层、栅区、源区、漏区、发射区、以及位于所述基区表面内的重掺杂区。
本发明提供的BiCMOS集成电路的制造方法，在形成场氧化层之后形成基区，鸟嘴下方和场氧化层下方的基区之中的注入离子不会被场氧化层吸收，基区可横向扩散至鸟嘴下方，并包围所述鸟嘴，当晶体管承受高电位时，可在基区之中实现较宽的耗尽层，从而有效提高BiCMOS集成电路的反向耐压，进而提高晶体管的最高工作电压，满足高压器件的需求。
附图说明
图1为基于现有制造方法制造的BiCMOS集成电路的结构示意图；
图2为本发明提供的BiCMOS集成电路的制造方法的流程示意图；
图3为本发明实施例中在衬底的表面上依次形成第一氧化层和氮化硅层之后的BiCMOS集成电路的剖面示意图；
图4为本发明实施例中在去除预设的第一区域内的所述氮化硅层之后的BiCMOS集成电路的剖面示意图；
图5为本发明实施例中在所述第一区域内形成第二氧化层之后的BiCMOS集成电路的剖面示意图；
图6为本发明实施例中在去除剩余的氮化硅层并形成离子注入区之后的BiCMOS集成电路的剖面示意图；
图7为本发明实施例中在进行退火工艺之后的BiCMOS集成电路的剖面示意图；
图8为本发明实施例中在形成栅氧化层、栅区、源区、漏区、发射区、以及重掺杂区之后的BiCMOS集成电路的剖面示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。
半导体制造工艺是在半导体晶圆上实施的一系列工艺步骤，包括光刻、离子注入、退火、氧化、生长薄膜层、干法刻蚀、湿法腐蚀等，半导体晶圆是圆片形的半导体材质的基片。半导体包括单晶硅和多晶硅，在半导体中掺入杂质元素(通常为五族元素或三族元素)可使其导电，按照其导电类型，可分为N型半导体和P型半导体：掺入了五族元素的半导体，为N型半导体，掺入了三族元素(例如硼原子)的半导体，为P型半导体。N型半导体与P型半导体可组成PN结，PN结距离衬底表面的深度称之为结深。在集成电路中，器件的主要工作区域称之为有源区，有源区之外的区域称之为场区，场区的主要作用是实现各器件之间的隔离，这种隔离通常是通过厚氧化层实现的，这些厚氧化层也称之为场氧化层，也即，场氧化层覆盖的区域为场区。
BiCMOS是继CMOS后的新一代高性能大规模集成电路。CMOS由阱区、栅氧化层、栅、源区和漏区构成，通常的，CMOS包括两种类型，即N沟道MOS管(NMOS)和P沟道MOS管(PMOS)。双极型晶体管(Bipolar)由发射区、基区和集电区构成，BiCMOS中的双极型晶体管以NPN晶体管为主，NPN晶体管的发射区和集电区为N型半导体，基区为P型半导体。
图2为本发明实施例提供的BiCMOS集成电路的制造方法的流程示意图，为了对本实施例中的制造方法进行清楚系统的描述，图3-图8为本实施例执行过程中BiCMOS集成电路的剖面示意图，如图2所示，所述方法包括：
101、在衬底的表面上依次形成第一氧化层和氮化硅层。
具体地，执行101之后的所述BiCMOS集成电路的剖面示意图如图3所示，其中，所述衬底用标号11表示，所述第一氧化层用标号12表示，所述氮化硅层用标号13表示。
其中，所述衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。本实施例在此不对其进行限制。在实际应用中，所述半导体衬底具体还可以为在半导体上生长了一层或多层半导体薄膜的外延片。
实际应用中，首先需要在衬底的表层之中形成阱区和集电区，然后在衬底的表面生长第一氧化层，该第一氧化层为薄氧化层，厚度可以为T1，然后在第一氧化层的表面上形成氮化硅层。相应的，在101之前，所述方法还包括：在所述衬底的表面内形成阱区和集电区。
其中，所述第一氧化层和所述氮化硅层的厚度可以根据实际器件和工艺确定，例如，所述第一氧化层的厚度为50埃至500埃，所述氮化硅层的厚度为1000埃至5000埃，本实施例在此不对其进行限制。
102、去除预设的第一区域内的所述氮化硅层，在所述第一区域内形成第二氧化层，所述第二氧化层的厚度大于所述第一氧化层的厚度，且所述第二氧化层的边缘呈厚度渐变的鸟嘴，所述鸟嘴延伸至所述第一区域之外的区域表面。
具体地，执行102中，去除预设的第一区域内的所述氮化硅层之后的所述BiCMOS集成电路的剖面示意图如图4所示。执行102中，在所述第一区域内形成第二氧化层之后的所述BiCMOS集成电路的剖面示意图如图5所示，其中，所述第二氧化层用标号14表示，所述鸟嘴用标号141表示。
实际应用中，去除氮化硅层可以通过多种方式实现，例如，可以采用光刻、刻蚀工艺，去除所述第一区域内的氮化硅层，从而保留所述第一区域以外的区域的氮化硅层。
同样的，形成所述第二氧化层的方法也有多种，例如，可以采用热氧化工艺在所述第一区域形成第二氧化层。具体的，该第二氧化层为厚氧化层，也即场氧化层，其厚度为T2，T2＞T1。再具体的，所述热氧化工艺的温度可以为800摄氏度至1050摄氏度。
具体的，在所述第一区域之外的区域，由于氮化硅层的掩蔽作用，氧气无法到达衬底表面，因此不会生长形成厚氧化层。需要说明的是，尽管是在第一区域内形成第二氧化层，但是，由于氧原子的横向扩散，形成的第二氧化层将会延伸至第一区域以外的区域，即在所述第二氧化层的边缘区域，形成厚度由T2向T1渐变的鸟嘴，所述鸟嘴延伸至所述第一区域之外的区域，即有源区的表面。
其中，所述第二氧化层的厚度也可以根据实际器件和工艺确定，例如，第二氧化层的厚度为3000埃至30000埃，本实施例在此不对其进行限制。
103、去除剩余的氮化硅层，并采用离子注入工艺，在位于所述第二氧化层之间的第二区域表面内形成离子注入区。
具体地，执行103之后的所述BiCMOS集成电路的剖面示意图如图6所示，其中，所述离子注入区用标号15表示。
可选的，可以利用热磷酸，去除剩余的氮化硅层。之后采用光刻、离子注入工艺，在第二区域形成离子注入区。具体的，以NPN晶体管为例，可以在第二区域形成P型离子注入区，相应的，所述P型离子注入区之中的掺杂元素可以为硼。
104、进行退火工艺，以使所述离子注入区热扩散形成基区，所述基区包围所述第二氧化层边缘的所述鸟嘴。
具体地，执行104之后的所述BiCMOS集成电路的剖面示意图如图7所示，其中，所述基区用标号16表示。
实际应用中，进行退火工艺具体可以包括，将晶圆置于高温腔体内，通入氮气，所述离子注入区中的掺杂元素经过高温过程而被激活并发生热扩散，形成基区。具体的，退火工艺的温度和时间可以根据实际器件结构和工作确定，例如，退火工艺的温度可以为900摄氏度至1150摄氏度，时间可以为30分钟至300分钟。
可选的，所述退火工艺的退火氛围可以为氮气。通过本实施方式，能够更有效地激活离子注入区中的掺杂元素，避免在后续形成栅氧化层的工艺过程中，因掺杂元素未被充分激活导致衬底缺陷。
105、按照预设工艺，形成栅氧化层、栅区、源区、漏区、发射区、以及位于所述基区表面内的重掺杂区。
具体地，执行105之后的所述BiCMOS集成电路的剖面示意图如图8所示。
实际应用中，可以通过多种工艺步骤形成栅氧化层、栅、源区、漏区，发射区和重掺杂区，本实施例在此未对其进行限制。具体的，阱区、栅氧化层、栅区、源区和漏区构成CMOS器件；发射区、基区、重掺杂区和集电区构成Bipolar器件；二者共同构成BiCMOS集成电路。具体的，所述基区位于所述集电区内。其中，所述重掺杂区可以减小引线电阻。
具体的，本实施例中，在形成场氧化层之后，采用光刻、离子注入、退火工艺形成基区，基区的扩散深度和横向扩散宽度主要由退火工艺的温度和及时间决定，基区之中的掺杂元素可横向扩散至鸟嘴下方和场氧化层的下方，而且鸟嘴下方和场氧化层下方的P型基区之中的掺杂元素浓度主要由离子注入剂量决定，不会出现现有技术中被场氧化层和鸟嘴吸收或部分吸收的情况。
当晶体管承受高电位时，集电区和基区形成的PN结反向偏置，基区之中的耗尽层展宽，PN结的反向耐压随耗尽层展宽而增大，当需要实现更高工作电压的晶体管时，可设置更高的退火工艺温度或更长的退火工艺时间，从而可在基区之中实现更宽的耗尽层。采用本发明，可以实现更高的工作电压，具体的，可以达到40伏以上。
本实施例提供的BiCMOS集成电路的制造方法，在形成场氧化层之后形成基区，鸟嘴下方和场氧化层下方的基区之中的注入离子不会被场氧化层吸收，基区可横向扩散至鸟嘴下方，并包围所述鸟嘴，当晶体管承受高电位时，可在基区之中实现较宽的耗尽层，从而有效提高BiCMOS集成电路的反向耐压，进而提高晶体管的最高工作电压，满足高压器件的需求。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (9)
1.一种BiCMOS集成电路的制造方法，其特征在于，包括：
在衬底的表面上依次形成第一氧化层和氮化硅层；
去除预设的第一区域内的所述氮化硅层，在所述第一区域内形成第二氧化层，所述第二氧化层的厚度大于所述第一氧化层的厚度，且所述第二氧化层的边缘呈厚度渐变的鸟嘴，所述鸟嘴延伸至所述第一区域之外的区域表面；
去除剩余的氮化硅层，并采用离子注入工艺，在位于所述第二氧化层之间的第二区域表面内形成离子注入区；
进行退火工艺，以使所述离子注入区热扩散形成基区，所述基区包围所述第二氧化层边缘的所述鸟嘴；
按照预设工艺，形成栅氧化层、栅区、源区、漏区、发射区、以及位于所述基区表面内的重掺杂区。
2.根据权利要求1所述的方法，其特征在于，所述退火工艺的温度为900摄氏度至1150摄氏度，时间为30分钟至300分钟。
3.根据权利要求1或2所述的方法，其特征在于，所述退火工艺的退火氛围为氮气。
4.根据权利要求1所述的方法，其特征在于，所述在所述第一区域内形成第二氧化层之后，还包括：
利用热磷酸，去除剩余的氮化硅。
5.根据权利要求1所述的方法，其特征在于，所述在所述第一区域内形成第二氧化层，包括：
采用热氧化工艺在所述第一区域内形成第二氧化层。
6.根据权利要求5所述的方法，其特征在于，所述热氧化工艺的温度为800摄氏度至1050摄氏度。
7.根据权利要求1所述的方法，其特征在于，所述第一氧化层的厚度为50埃至500埃，所述氮化硅层的厚度为1000埃至5000埃，所述第二氧化层的厚度为3000埃至30000埃。
8.根据权利要求1所述的方法，其特征在于，所述在衬底的表面上依次形成第一氧化层和氮化硅层之前，还包括：
在所述衬底的表面内形成阱区和集电区。
9.根据权利要求8所述的方法，其特征在于，所述基区位于所述集电区内。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112071757A (zh) * | 2020-08-28 | 2020-12-11 | 重庆中科渝芯电子有限公司 | 一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法 |
| CN113223945A (zh) * | 2021-04-28 | 2021-08-06 | 杰华特微电子股份有限公司 | 横向变掺杂结构的制造方法及横向功率半导体器件 |
| CN114141766A (zh) * | 2021-11-08 | 2022-03-04 | 西安电子科技大学 | 一种集成的紫外光电晶体管放大电路结构及其制备方法 |
| CN113223945B (zh) * | 2021-04-28 | 2024-06-25 | 杰华特微电子股份有限公司 | 横向变掺杂结构的制造方法及横向功率半导体器件 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317180A (en) * | 1990-10-03 | 1994-05-31 | Texas Instruments Incorporated | Vertical DMOS transistor built in an n-well MOS-based BiCMOS process |
| US5382916A (en) * | 1991-10-30 | 1995-01-17 | Harris Corporation | Differential voltage follower |
| US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
| US5620908A (en) * | 1994-09-19 | 1997-04-15 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device comprising BiCMOS transistor |
| US5643810A (en) * | 1995-10-06 | 1997-07-01 | Samsung Electronics Co., Ltd. | Methods of forming BiCMOS semiconductor devices |
| CN1230777A (zh) * | 1998-03-02 | 1999-10-06 | 日本电气株式会社 | 集成电路及其制造方法 |
| CN102339755A (zh) * | 2011-09-30 | 2012-02-01 | 上海先进半导体制造股份有限公司 | 高压n型结型场效应晶体管及其制造方法 |
| CN102800671A (zh) * | 2011-05-24 | 2012-11-28 | 半导体元件工业有限责任公司 | 半导体装置及其制造方法 |
-
2015
- 2015-03-05 CN CN201510098287.0A patent/CN105990254A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317180A (en) * | 1990-10-03 | 1994-05-31 | Texas Instruments Incorporated | Vertical DMOS transistor built in an n-well MOS-based BiCMOS process |
| US5382916A (en) * | 1991-10-30 | 1995-01-17 | Harris Corporation | Differential voltage follower |
| US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
| US5620908A (en) * | 1994-09-19 | 1997-04-15 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device comprising BiCMOS transistor |
| US5643810A (en) * | 1995-10-06 | 1997-07-01 | Samsung Electronics Co., Ltd. | Methods of forming BiCMOS semiconductor devices |
| CN1230777A (zh) * | 1998-03-02 | 1999-10-06 | 日本电气株式会社 | 集成电路及其制造方法 |
| CN102800671A (zh) * | 2011-05-24 | 2012-11-28 | 半导体元件工业有限责任公司 | 半导体装置及其制造方法 |
| CN102339755A (zh) * | 2011-09-30 | 2012-02-01 | 上海先进半导体制造股份有限公司 | 高压n型结型场效应晶体管及其制造方法 |
Non-Patent Citations (2)
| Title |
|---|
| ALAL HASTINGS: "《模拟电路版图艺术》", 30 September 2007, 清华大学出版社 * |
| 李兴: "《超大规模集成电路技术基础》", 31 May 1999, 电子工业出版社 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112071757A (zh) * | 2020-08-28 | 2020-12-11 | 重庆中科渝芯电子有限公司 | 一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法 |
| CN112071757B (zh) * | 2020-08-28 | 2023-10-03 | 重庆中科渝芯电子有限公司 | 一种基于BiCMOS工艺的硅锗异质结双极晶体管的制造方法 |
| CN113223945A (zh) * | 2021-04-28 | 2021-08-06 | 杰华特微电子股份有限公司 | 横向变掺杂结构的制造方法及横向功率半导体器件 |
| CN113223945B (zh) * | 2021-04-28 | 2024-06-25 | 杰华特微电子股份有限公司 | 横向变掺杂结构的制造方法及横向功率半导体器件 |
| CN114141766A (zh) * | 2021-11-08 | 2022-03-04 | 西安电子科技大学 | 一种集成的紫外光电晶体管放大电路结构及其制备方法 |
| CN114141766B (zh) * | 2021-11-08 | 2024-04-16 | 西安电子科技大学 | 一种集成的紫外光电晶体管放大电路结构及其制备方法 |
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