CN102800671A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN102800671A
CN102800671A CN2012101617052A CN201210161705A CN102800671A CN 102800671 A CN102800671 A CN 102800671A CN 2012101617052 A CN2012101617052 A CN 2012101617052A CN 201210161705 A CN201210161705 A CN 201210161705A CN 102800671 A CN102800671 A CN 102800671A
Authority
CN
China
Prior art keywords
type
conductivity type
layer
drain electrode
well area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012101617052A
Other languages
English (en)
Inventor
大竹诚治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN102800671A publication Critical patent/CN102800671A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Abstract

本发明提供一种半导体装置及其制造方法，在由BiCMOS工艺制造的半导体装置中，将V－NPN晶体管的制造工序合理化。另外，将该晶体管的hFE调整为较大的值。与N＋型发射极区域（14E）下方的P型基极区域（7）的底部接触而形成有N型基极宽度控制层（9）。通过形成N型基极宽度控制层（9），使N＋型发射极区域（14E）下方的P型基极区域（7）局部变浅。另外，P型基极区域（7）使用P型阱区域（6）的形成工序而形成，N型基极宽度控制层（9）使用N型阱区域（8）的形成工序而形成，由此能够实现工序合理化。

Description

半导体装置及其制造方法
技术领域
本发明涉及由BiCMOS工艺制造的半导体装置及其制造方法。
背景技术
以往，公知有通过BiCMOS工艺在一个半导体基板上形成有P沟道型MOS晶体管（以下，称为PMOS晶体管）、N沟道型MOS晶体管（以下，称为NMOS晶体管）以及纵向NPN双极型晶体管（以下，称为V－NPN晶体管）的半导体装置。这种半导体装置记载在专利文献1中。
在这种情况下，设置用于形成V－NPN晶体管的P型基极区域的专用工序，并且将V－NPN晶体管的特性、特别是hFE（直流电流增幅率）调整为所希望的值。另外，为了使工序合理化，也可以不设置专用工序，而使用P型阱区域的形成工序形成P型基极区域。
专利文献1：（日本）特开2003－197792号公报
但是，在使用P型阱区域的形成工序形成P型基极区域的形成工序的情况下，基极区域的杂质分布与P型阱区域的杂质分布变得相同，故而不能够得到V－NPN晶体管所希望的特性，特别是存在hFE比期望值小的问题。
发明内容
因此，本发明提供一种半导体装置，其特征在于，包括：第一导电型的半导体层；第二导电型的第一阱区域，其形成在所述半导体层的表面；第一导电沟道型的第一MOS晶体管，其形成在所述第一阱区域；第一导电型的第二阱区域，其形成在所述半导体层的表面；第二导电沟道型的第二MOS晶体管，其形成在所述第二阱区域；纵向双极型晶体管，其形成在所述半导体层之中；第一导电型的分离层，其将所述半导体层的形成有所述纵向双极型晶体管的部分自所述第一MOS晶体管及第二MOS晶体管电气分离，所述纵向双极型晶体管具有：形成在被所述分离层分离的所述半导体层表面的第二导电型的基极区域、形成在所述基极区域表面的第一导电型的发射极区域、以使所述发射极区域下方的所述基极区域变浅的方式与所述发射极区域下方的所述基极区域的底部接触而形成的第一导电型的基极宽度控制层，所述基极区域使用所述第一阱区域的形成工序而形成，所述基极宽度控制层使用所述第二阱区域的形成工序而形成。
另外，本发明的半导体装置，其特征在于，包括：第一导电型的半导体层；第二导电型的第一阱区域，其形成在所述半导体层的表面；第一导电沟道型的第一MOS晶体管，其形成在所述第一阱区域，包括第一导电型的高浓度漏极层、比该第一导电型的高浓度漏极层深的第一导电型的低浓度漏极层；第一导电型的第二阱区域，其形成在所述半导体层的表面；第二导电沟道型的第二MOS晶体管，其形成在所述第二阱区域；第一导电型的分离层，其形成在所述半导体层之中，将所述半导体层的一部分自所述第一阱区域及第二阱区域电气分离；纵向双极型晶体管，其形成在被所述分离层电气分离的所述半导体层之中，所述纵向双极型晶体管具有：形成在被所述分离层电气分离的所述半导体层表面的第二导电型的基极区域、形成在该基极区域的表面的第一导电型的发射极区域、与该发射极区域的底部相接的第一导电型的低浓度发射极区域，所述基极区域使用所述第一阱区域的形成工序而形成，所述发射极区域使用所述第一导电型的高浓度漏极层的形成工序而形成，所述低浓度发射极区域使用所述第一导电型的低浓度漏极层的形成工序而形成。
另外，本发明的半导体装置的制造方法，其特征在于，包括：在第一导电型的半导体层的表面形成第二导电型的第一阱区域的工序；在所述第一阱区域形成第一导电沟道型的第一MOS晶体管的工序；在所述半导体层的表面形成第一导电型的第二阱区域的工序；在所述第二阱区域形成第二导电沟道型的第二MOS晶体管的工序；在所述半导体层之中形成纵向双极型晶体管的工序；形成将所述半导体层的形成有所述纵向双极型晶体管的部分自所述第一MOS晶体管及第二MOS晶体管电气分离的第一导电型的分离层的工序，形成所述纵向双极型晶体管的工序具有：在被所述分离层分离的所述半导体层的表面形成第二导电型的基极区域的工序、在所述基极区域的表面形成第一导电型的发射极区域的工序、以使所述发射极区域下方的所述基极区域变浅的方式与所述发射极区域下方的所述基极区域的底部接触而形成第一导电型的基极宽度控制层的工序，所述基极区域使用所述第一阱区域的形成工序而形成，所述基极宽度控制层使用所述第二阱区域的形成工序而形成。
根据本发明，在由BiCMOS工艺制造的半导体装置中，能够将V－NPN晶体管的制造工序合理化，并且可得到该晶体管所希望的特性，特别是能够将hFE（直流电流增幅率）调整为较大的值。
附图说明
图1是本发明第一实施方式的半导体装置的剖面图；
图2是本发明第一实施方式的半导体装置的V－NPN晶体管的俯视图；
图3（A）、（B）是表示本发明第一实施方式的P型阱区域、N＋型阱区域、P型基极区域以及N型基极宽度控制层的杂质分布的图；
图4是本发明第二实施方式的半导体装置的剖面图；
图5是本发明第三实施方式的半导体装置的剖面图；
图6是本发明第四实施方式的半导体装置的剖面图；
图7是比较例的半导体装置的剖面图。
附图标记说明
1：半导体基板
2：N－型外延半导体层
3A、3B：N＋型埋入层
4A：P型下分离层
4B：P型上分离层
4：P型分离层
5：LOCOS膜
6：P型阱区域
7：P型基极区域
8：N型阱区域
9：N型基极宽度控制层
10A、10B：栅电极
11S：P－型源极层
11B：P＋型基极区域
11D：P－型漏极层
12S：N－型源极层
12D：N－型漏极层
12E：N－型发射极区域
13B：P＋型基极取出层
13S：P＋型源极层
13D：P＋型漏极层
14C：N＋型集电极取出层
14S：N＋型漏极层
14D：N＋型漏极层
14E：N＋型发射极区域
15：层间绝缘膜
16S：源电极
16D：漏电极
17S：源电极
17D：漏电极
18B：基极电极
18C：集电极电极
18E：发射极电极
具体实施方式
〔第一实施方式〕
图1是本发明第一实施方式的半导体装置的剖面图。图2是半导体装置的V－NPN晶体管的俯视图。图2的A－A线的剖面图与图1的V－NPN晶体管的剖面图相对应。
在由P型单晶构成的半导体基板1上形成有N－型外延半导体层2。半导体基板1和N－型外延半导体层2形成有PN结。在NMOS晶体管和PMOS晶体管的形成区域，跨过半导体基板1和N-型外延半导体层2的PN结部而形成有N＋型埋入层3A，以降低N－型外延半导体层2（PMOS晶体管的基板）的电阻。
另外，在V－NPN晶体管的形成区域，跨过半导体基板1和N－型外延半导体层2的PN结部而形成有N＋型埋入层3B，以降低N－型外延半导体层2（V－NPN晶体管的集电极区域）的电阻。
形成有V－NPN晶体管的N－型外延半导体层2的第一部分通过由P型下分离层4A和P型上分离层4B构成的P型分离层4而与形成有NMOS晶体管以及PMOS晶体管的N－型外延半导体层2的第二部分电气分离。即，P型下分离层4A从半导体基板1和N－型外延半导体层2的PN结部向上下方向扩散，P型上分离层4B从外延半导体层2的表面向下方扩散。P型下分离层4A的上端部和P型上分离层4B的下端部重叠。该P型分离层4如图2所示，将形成有V－NPN晶体管的N－型外延半导体层2的第一部分完全包围。
在N－型外延半导体层2的表面例如形成有LOCOS（Local Oxidation ofSilicon：硅局部氧化）膜5这样的场绝缘膜。未形成LOCOS膜5的外延半导体层2的表面成为NMOS晶体管、PMOS晶体管以及V－NPN晶体管的活性化区域。
在NMOS晶体管中，在N－型外延半导体层2的表面形成有P型阱区域6。上述的P型上分离层4B为了使工序合理化可使用P型阱区域6的形成工序（将硼等P型杂质离子注入＋扩散）形成。
在P型阱区域6的表面隔着栅极绝缘膜形成有栅电极10A。在栅电极10A的侧壁形成有侧壁间隔绝缘膜。并且，在栅电极10A两侧的P型阱区域6的表面形成有NMOS晶体管的源极层和漏极层。源极层由N＋型源极层14S和比N＋型源极层14S深的低浓度的N－型源极层12S构成。漏极层由N＋型漏极层14D和比N＋型漏极层14D深的低浓度的N－型漏极层12D构成。N＋型源极层14S以及N＋型漏极层14D以自对准（self－aligned）的方式形成在侧壁间隔绝缘膜的横向端部。N－型源极层12S以及N－型漏极层12D以自对准的方式形成在栅电极10A的横向端部。
PMOS晶体管隔着LOCOS膜5而与NMOS晶体管邻接，形成在形成于N-型外延半导体层2表面的N型阱区域8之中。在该N型阱区域8的表面隔着栅极绝缘膜而形成有栅电极10B。
在PMOS晶体管的栅电极10B的侧壁形成有侧壁间隔绝缘膜。在栅电极10B两侧的N型阱区域8的表面形成有PMOS晶体管的源极层和漏极层。源极层由P＋型源极层13S和比P＋型源极层13S深的低浓度的P－型源极层11S构成。漏极层由P＋型漏极层13D和比P＋型漏极层13D深的低浓度的P－型漏极层11D构成。P＋型源极层13S以及P＋型漏极层13D以自对准的方式形成在侧壁间隔绝缘膜的横向端部。P－型源极层11S以及P－型漏极层11D以自对准的方式形成在栅电极10B的横向端部。
V－NPN晶体管形成在被P型分离层4分离的N－型外延半导体2之中。即，在N－型外延半导体层2的表面形成有P型基极区域7。在该P型基极区域7的表面形成有N＋型发射极区域14E。另外，在P型基极区域7的表面，与N＋型发射极区域14E邻接而形成有P＋型基极取出层13B。在被P型分离层4分离的N－型外延半导体层2的表面，与P型基极区域7邻接而形成有N＋型集电极取出层14C。被P型分离层4分离的N－型外延半导体层2成为N－型集电极区域。
与N＋型发射极区域14E下方的P型基极区域7的底部接触而形成有N型基极宽度控制层9。通过形成N型基极宽度控制层9，N＋型发射极区域14E下方的P型基极区域7局部变浅。由此，N＋型发射极区域14E下方的基极宽度（被N＋型发射极区域14E和N型基极宽度控制层9夹着的P型基极区域7的纵向宽度）减小，能够增大V－NPN晶体管的hFE（直流电流增幅率）。
P型基极区域7使用P型阱区域6的形成工序（硼等P型杂质的离子注入＋扩散）而形成，N型基极宽度控制层9使用N型阱区域8的形成工序（磷等N型杂质的离子注入＋扩散）而形成，由此能够实现工序的合理化。
对这方面进一步详细地说明。图3（A）是表示P型阱区域6和N型阱区域8的杂质分布的图，图3（B）是表示P型基极区域7和N型基极宽度控制层9的杂质分布的图。如图3（A）所示，P型阱区域6表面的杂质浓度设定得比N型阱区域8表面的杂质浓度高，并且P型阱区域6比N型阱区域8较浅地扩散。
在P型基极区域7的整个形成区域，以与P型阱区域6的形成条件相同的条件（离子注入以及热扩散的条件）导入P型杂质，在N＋型发射极区域14E的形成区域，以与N型阱区域8相同的条件（离子注入以及热扩散的条件）使N型杂质与P型杂质重叠地导入。其结果是，如图3（B）所示，在N＋型发射极区域14E的形成区域，通过N型杂质补偿P型杂质，该区域的P型基极区域7变浅，与P型基极区域7的底部相接而形成N形基极宽度控制层9。被N＋型发射极区域14E和N型基极宽度控制层9夹着的P型基极区域7的纵向宽度为基极宽度。
此时，在P型基极区域7的整个形成区域，通过以与P型阱区域6以及N型阱区域8相同的条件导入P型杂质以及N型杂质，将N型基极宽度控制层9与P型基极区域7的整个底部相接而形成，能够使P型基极区域7整体变浅。但是，若如上所述形成，则P型基极区域7的电阻增加，存在V－NPN晶体管的切换速度下降的问题。因此，为了不使V－NPN晶体管的切换速度下降而增大hFE，需要使N＋型发射极区域14E下方的P型基极区域7局部变浅。
作为一例，P型阱区域6的深度（＝未形成N型基极宽度控制层9的区域的P型基极区域7的深度）为1.6μm，N＋型发射极区域14的深度为0.2μm。这样的话，未形成N型宽度控制层9的区域的基极宽度为1.4μm，但形成有N型基极宽度控制层9的N＋型发射极区域14E下方的基极宽度减小到1.0μm。未形成N型基极宽度控制层9时的hFE为30左右，而形成有N型基极宽度控制层9时的hFE可增大到170左右。
另外，为了使工序合理化，N＋型发射极区域14E、N＋型集电极取出层14C使用NMOS晶体管的N＋型源极层14S以及N＋型漏极层14D的形成工序（离子注入N型杂质）而形成，进而，P＋型基极取出层13B使用PMOS晶体管的P＋型源极层13S以及P＋型漏极层13D的形成工序（离子注入P型杂质）而形成。
形成有NMOS晶体管、PMOS晶体管以及V－NPN晶体管的N－型外延半导体层2的表面被通过CVD法形成的BPSG等构成的层间绝缘膜15覆盖。而且，形成有通过形成于层间绝缘膜15的接触孔分别与NMOS晶体管的N＋型源极层14S以及N＋型漏极层14D电连接的源电极16S、漏电极16D。同样地，形成有分别与PMOS晶体管的P＋型源极层13S以及P＋型漏极层13D电连接的源电极17S、漏电极17D。同样地，形成有分别与V－NPN晶体管的N＋型发射极区域14E、P＋型基极取出层13B以及N＋型集电极取出层14C电连接的发射极电极18E、基极电极18B以及集电极电极18C。
以下，基于图1～图3对本实施方式的半导体装置的制造方法进行说明。首先，在由P型单晶硅构成的半导体基板1表面的N＋型埋入层3A、3B的形成区域经由第一光刻工序有选择地离子注入磷等N型杂质。另外，在半导体基板1表面的P型下分离层4A的形成区域经由第二光刻工序有选择地离子注入硼等P型杂质。
然后，在半导体基板1的表面上通过外延生长而形成N－型外延半导体层2。此时，通过使注入到半导体基板1表面的N型杂质以及P型杂质扩散，形成N＋型埋入层3A、3B以及P型下分离层4A。
接着，通过选择氧化法在N－型外延半导体层2上形成LOCOS膜5。接着，在N－型外延半导体层2的P型阱区域6、P型基极区域7以及P型上分离层4B的形成区域，经由第三光刻工序有选择地离子注入硼。该离子注入条件例如为加速能量40～400KeV、剂量5×1012～2×1014/cm2。另外，在N－型外延半导体层2的N型阱区域8以及N型基极宽度控制层9，经由第四光刻工序，有选择地离子注入磷。该离子注入条件例如为加速能量80～500KeV、剂量1×1012～1×1014/cm2。
然后，例如在800～1150℃、10分钟～2小时的条件下，通过进行注入到N－型外延半导体层2之中的硼、磷的热扩散，同时形成P型阱区域6、P型基极区域7、P型上分离层4B、N型阱区域8以及N型基极宽度控制层9。另外，也可以将用于形成P型阱区域6等的离子注入工序和用于形成N型阱区域8等的离子注入工序的顺序颠倒。另外，为了调整二者的杂质分布，也可以进行两阶段的热扩散处理。例如，可以在形成N型阱区域8等后进行第一次热扩散，然后形成P型阱区域6等并进行第二次热扩散。
然后，通过热氧化形成栅极绝缘膜，在该栅极绝缘膜上形成NMOS晶体管的栅电极10A、PMOS晶体管的栅电极10B。接着，经由第五光刻工序，通过离子注入磷，形成NMOS晶体管的N－型源极层12S、N－型漏极层12D。该离子注入条件例如为加速能量10～100KeV、剂量5×1012～5×1014/cm2。
接着，经由第六光刻工序，通过离子注入硼，形成PMOS晶体管的P－型源极层11S、P－型漏极层11D。该离子注入条件例如为加速能量10～100keV、剂量5×1012～5×1014/cm2。然后，也可以进行热扩散，以加深N－型源极层12S、N－型漏极层12D、P－型源极层11S以及P－型漏极层11D。
接着，在栅电极10A、10B的侧壁形成侧壁间隔绝缘膜。侧壁间隔绝缘膜通过CVD法将SiO2等绝缘膜堆积在N－型外延半导体层2的整个面上，可通过蚀刻形成该绝缘膜。
然后，经由第七光刻工序，通过离子注入砷，形成NMOS晶体管的N＋型源极层14S、N＋型漏极层14D。该离子注入条件例如为加速能量10～100keV、剂量5×1014～5×1016/cm2。
然后，经由第八光刻工序，通过离子注入BF2，形成PMOS晶体管的P＋型源极层13S、P＋型漏极层13D。该离子注入条件例如为加速能量5～50keV、剂量2×1014～2×1016/cm2。
接着，在形成有NMOS晶体管、PMOS晶体管以及V－NPN晶体管的N－型外延半导体层2的表面通过CVD法形成由BPSG等构成的层间绝缘膜15。并且，在层间绝缘膜15形成接触孔并形成源电极16S、漏电极16D等电极。
〔第二实施方式〕
图4是本发明第二实施方式的半导体装置的剖面图。本实施方式与第一实施方式（图1）的不同之处在于，与N＋型发射极区域14E的底部相接而形成有比N＋型发射极区域14E浓度低的N－型发射极区域12E。为了使工序合理化，N＋型发射极区域14E优选使用NMOS晶体管的N＋型源极层14S以及N＋型漏极层14D的形成工序（离子注入N型杂质）形成。N－型发射极区域12E优选使用NMOS晶体管的N－型源极层12S以及N－型漏极层12D的形成工序（离子注入N型杂质）形成。
NMOS晶体管的N－型源极层12S以及N－型漏极层12D形成得比N＋型源极层14S以及N＋型漏极层14D深，为此，例如N＋型源极层14S以及N＋型漏极层14D通过离子注入砷而形成，N－型源极层12S以及N－型漏极层12D通过离子注入磷而形成。在NMOS晶体管为高耐压晶体管的情况下，在将N－型源极层12S以及N－型漏极层12D热扩散而加深之后，形成N＋型源极层14S以及N＋型漏极层14D。由此，N－型发射极区域12也能够与N－型源极层12S以及N－型漏极层12D同样地形成得较深。
从纵向观察，N＋型发射极区域14E形成与NMOS晶体管同样的LDD结构。即，N＋型发射极区域14E与N＋型发射极区域14E的底部相接而在纵向（深度方向）上延伸，形成比N＋型发射极区域14E浓度低的N－型发射极区域12E。
由此，N＋型发射极区域14E下方的基极宽度成为被N－型发射极区域12E和N型基极宽度控制层9夹着的P型基极区域7的纵向宽度，与第一实施方式相比，减小与N－型发射极区域12E的宽度相应的量。
根据本实施方式的V－NPN晶体管，能够得到比没有N－型发射极区域12E的第一实施方式的V－NPN晶体管大的hFE（例如170以上）。另外，通过调整离子注入前的光刻工序中的光掩模，使N－型发射极区域12E的离子注入区域横向扩展，N－型发射极区域12E不仅与N＋型发射极区域14E的底部相接，也能够与N＋型发射极区域14E的侧面相接而横向延伸形成。由此，能够进一步增大hFE。
〔第三实施方式〕
图5是本发明第三实施方式的半导体装置的剖面图。本实施方式与第二实施方式（图4）的不同之处在于，形成有与N－型发射极区域12E的底部相接并提高了P型基极区域7的浓度的P＋型基极区域11B。为了使工序合理化，P＋型基极区域11B优选使用PMOS晶体管的较深的P－型源极层11S以及P－型漏极层11D的形成工序（离子注入P型杂质、例如硼）形成。
为了使P－型源极层11S以及P－型漏极层11D形成得比P＋型源极层13S以及P＋型漏极层13D深，例如P－型源极层11S以及P－型漏极层11D通过离子注入硼而形成，P＋型源极层13S以及P＋型漏极层13D通过离子注入二氟化硼（BF2）而形成。另外，在PMOS晶体管为高耐压晶体管的情况下，在将P－型源极层11S以及P－型漏极层11D热扩散而加深之后，形成P＋型源极层13S以及P＋型漏极层13D。
通过形成P＋型基极区域11B，N＋型发射极区域14E下方的P型基极区域7的浓度局部增加，另外，通过补偿，N-型发射极区域12E变浅。由此，N＋型发射极区域14E下方的基极宽度变得比第二实施方式小，故而本实施方式中的V－NPN晶体管的hFE被调整为比第二实施方式稍小的值。
另外，在本实施方式中，通过调整离子注入前的光刻工序中的光掩模使P＋型基极区域11B的离子注入区域横向扩展，P＋型基极区域11B不仅与N－型发射极区域12E的底部相接，也能够与N－型发射极区域13E的侧面相接而横向延伸形成。
〔第四实施方式〕
图6是本发明第四实施方式的半导体装置的剖面图。本实施方式与第二实施方式（图4）的不同之处在于，去掉了N型基极宽度控制层9。在与N＋形发射极区域14E的底部相接而形成有比N＋型发射极区域14E浓度低的N－型发射极区域12E这方面没有变化。
因此，此时，N＋型发射极区域14E下方的基极宽度成为被N－型发射极区域12E和作为集电极区域的N－型外延半导体层2夹着的P型基极区域7的纵向宽度。本实施方式中的V－NPN晶体管的hFE比第二实施方式小，但与图7所示的比较例那样地既不存在N－型发射极区域12E也不存在N型基极宽度控制层9的结构相比，可以增大hFE。

Claims (9)

1.一种半导体装置，其特征在于，包括：
第一导电型的半导体层；
第二导电型的第一阱区域，其形成在所述半导体层的表面；
第一导电沟道型的第一MOS晶体管，其形成在所述第一阱区域；
第一导电型的第二阱区域，其形成在所述半导体层的表面；
第二导电沟道型的第二MOS晶体管，其形成在所述第二阱区域；
纵向双极型晶体管，其形成在所述半导体层之中；
第一导电型的分离层，其将所述半导体层的形成有所述纵向双极型晶体管的部分自所述第一MOS晶体管及第二MOS晶体管电气分离，
所述纵向双极型晶体管具有：形成在被所述分离层分离的所述半导体层表面的第二导电型的基极区域、形成在所述基极区域表面的第一导电型的发射极区域、以使所述发射极区域下方的所述基极区域变浅的方式与所述发射极区域下方的所述基极区域的底部接触而形成的第一导电型的基极宽度控制层，
所述基极区域使用所述第一阱区域的形成工序而形成，所述基极宽度控制层使用所述第二阱区域的形成工序而形成。
2.如权利要求1所述的半导体装置，其特征在于，所述纵向双极型晶体管具有与所述发射极区域的底部相接的第一导电型的低浓度发射极区域，
所述第一MOS晶体管具有：第一导电型的高浓度漏极层、比该第一导电型的高浓度漏极层深的第一导电型的低浓度漏极层，
所述发射极区域使用所述第一导电型的高浓度漏极层的形成工序而形成，所述低浓度发射极区域使用所述第一导电型的低浓度漏极层的形成工序而形成。
3.如权利要求2所述的半导体装置，其特征在于，所述纵向双极型晶体管具有与所述低浓度发射极区域的底部相接的第二导电型的高浓度基极区域，
所述第二MOS晶体管具有：第二导电型的高浓度漏极层、比该第二导电型的高浓度漏极层深的第二导电型的低浓度漏极层，
所述高浓度基极区域使用所述第二导电型的低浓度漏极层的形成工序而形成。
4.如权利要求3所述的半导体装置，其特征在于，所述纵向双极型晶体管具有形成在所述基极区域表面的第二导电型的基极取出层，该基极取出层使用所述第二MOS晶体管的所述第二导电型的高浓度漏极层的形成工序而形成。
5.如权利要求2～4中任一项所述的半导体装置，其特征在于，所述纵向双极型晶体管在被所述分离层分离的所述半导体层的表面具有第一导电型的集电极取出层，该集电极取出层使用所述第一MOS晶体管的所述第一导电型的低浓度漏极层的形成工序而形成。
6.如权利要求1～5中任一项所述的半导体装置，其特征在于，所述分离层使用所述第一阱区域的形成工序而形成。
7.一种半导体装置，其特征在于，包括：
第一导电型的半导体层；
第二导电型的第一阱区域，其形成在所述半导体层的表面；
第一导电沟道型的第一MOS晶体管，其形成在所述第一阱区域，包括第一导电型的高浓度漏极层、比该第一导电型的高浓度漏极层深的第一导电型的低浓度漏极层；
第一导电型的第二阱区域，其形成在所述半导体层的表面；
第二导电沟道型的第二MOS晶体管，其形成在所述第二阱区域；
第一导电型的分离层，其形成在所述半导体层之中，将所述半导体层的一部分自所述第一阱区域及第二阱区域电气分离；
纵向双极型晶体管，其形成在被所述分离层电气分离的所述半导体层之中，
所述纵向双极型晶体管具有：形成在被所述分离层电气分离的所述半导体层表面的第二导电型的基极区域、形成在该基极区域的表面的第一导电型的发射极区域、与该发射极区域的底部相接的第一导电型的低浓度发射极区域，
所述基极区域使用所述第一阱区域的形成工序而形成，所述发射极区域使用所述第一导电型的高浓度漏极层的形成工序而形成，所述低浓度发射极区域使用所述第一导电型的低浓度漏极层的形成工序而形成。
8.一种半导体装置的制造方法，其特征在于，包括：
在第一导电型的半导体层的表面形成第二导电型的第一阱区域的工序；
在所述第一阱区域形成第一导电沟道型的第一MOS晶体管的工序；
在所述半导体层的表面形成第一导电型的第二阱区域的工序；
在所述第二阱区域形成第二导电沟道型的第二MOS晶体管的工序；
在所述半导体层之中形成纵向双极型晶体管的工序；
形成将所述半导体层的形成有所述纵向双极型晶体管的部分自所述第一MOS晶体管及第二MOS晶体管电气分离的第一导电型的分离层的工序，
形成所述纵向双极型晶体管的工序具有：在被所述分离层分离的所述半导体层的表面形成第二导电型的基极区域的工序、在所述基极区域的表面形成第一导电型的发射极区域的工序、以使所述发射极区域下方的所述基极区域变浅的方式与所述发射极区域下方的所述基极区域的底部接触而形成第一导电型的基极宽度控制层的工序，
所述基极区域使用所述第一阱区域的形成工序而形成，所述基极宽度控制层使用所述第二阱区域的形成工序而形成。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，形成所述纵向双极型晶体管的工序具有形成与所述发射极区域的底部相接的第一导电型的低浓度发射极区域的工序，
形成所述第一MOS晶体管的工序具有：形成第一导电型的高浓度漏极层的工序、形成比该第一导电型的高浓度漏极层深的第一导电型的低浓度漏极层的工序，
所述发射极区域使用所述第一导电型的高浓度漏极层的形成工序而形成，所述低浓度发射极区域使用所述第一导电型的低浓度漏极层的形成工序而形成。
CN2012101617052A 2011-05-24 2012-05-23 半导体装置及其制造方法 Pending CN102800671A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-115618 2011-05-24
JP2011115618A JP5755939B2 (ja) 2011-05-24 2011-05-24 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
CN102800671A true CN102800671A (zh) 2012-11-28

Family

ID=47199732

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012101617052A Pending CN102800671A (zh) 2011-05-24 2012-05-23 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US20120299114A1 (zh)
JP (1) JP5755939B2 (zh)
CN (1) CN102800671A (zh)
TW (1) TW201301482A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990254A (zh) * 2015-03-05 2016-10-05 北大方正集团有限公司 BiCMOS集成电路的制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019075536A (ja) * 2017-10-11 2019-05-16 株式会社村田製作所 パワーアンプモジュール
JP7299769B2 (ja) 2019-06-24 2023-06-28 ローム株式会社 半導体装置
KR20210034725A (ko) 2019-09-20 2021-03-31 삼성전자주식회사 반도체 장치
KR20220167549A (ko) * 2021-06-14 2022-12-21 삼성전자주식회사 웰 영역을 포함하는 반도체 장치
US11848328B2 (en) * 2021-12-07 2023-12-19 Micron Technology, Inc. Semiconductor device having STI regions

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0143171B1 (ko) * 1994-06-20 1998-07-01 김광호 바이폴라 트랜지스터 제조방법
US20010008298A1 (en) * 2000-01-12 2001-07-19 Fumihiko Sato Semiconductor device and method of manufacturing same
TW477070B (en) * 1998-06-25 2002-02-21 United Microelectronics Corp Structure of bipolar junction device and its manufacture method
CN1428861A (zh) * 2001-12-28 2003-07-09 三洋电机株式会社 半导体装置
WO2006054758A1 (en) * 2004-11-18 2006-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5367367A (en) * 1976-11-29 1978-06-15 Sony Corp Semiconductor device
JPS56152258A (en) * 1980-04-25 1981-11-25 Hitachi Ltd Bipolar transistor and semiconductor integrated circuit device having mis type fet
JPS59177960A (ja) * 1983-03-28 1984-10-08 Hitachi Ltd 半導体装置およびその製造方法
JPS63164356A (ja) * 1986-12-26 1988-07-07 Matsushita Electric Ind Co Ltd 半導体集積回路の製造方法
JPS63269560A (ja) * 1987-04-27 1988-11-07 Fuji Electric Co Ltd 半導体装置
KR890003827B1 (ko) * 1987-07-25 1989-10-05 재단법인 한국전자통신연구소 고속 고집적 반도체소자(Bicmos)의 제조방법
JPH01244660A (ja) * 1988-03-26 1989-09-29 Nec Corp Ｂｉ−ＣＭＯＳ半導体装置の製造方法
US4943536A (en) * 1988-05-31 1990-07-24 Texas Instruments, Incorporated Transistor isolation
KR930010118B1 (ko) * 1991-06-15 1993-10-14 삼성전자 주식회사 반도체 장치의 제조방법
JPH05129535A (ja) * 1991-10-30 1993-05-25 Sanyo Electric Co Ltd 半導体集積回路とその製造方法
JPH07335662A (ja) * 1994-06-10 1995-12-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08204041A (ja) * 1995-01-25 1996-08-09 Toshiba Corp 半導体装置の製造方法
US7199447B2 (en) * 1995-08-25 2007-04-03 Micron Technology, Inc. Angled implant to improve high current operation of bipolar transistors
US6255694B1 (en) * 2000-01-18 2001-07-03 International Business Machines Corporation Multi-function semiconductor structure and method
JP2001274257A (ja) * 2000-03-27 2001-10-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4003438B2 (ja) * 2001-11-07 2007-11-07 株式会社デンソー 半導体装置の製造方法および半導体装置
JP2003234423A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体装置及びその製造方法
JP2004311684A (ja) * 2003-04-07 2004-11-04 Sanyo Electric Co Ltd 半導体装置
US6838350B2 (en) * 2003-04-25 2005-01-04 Micrel, Inc. Triply implanted complementary bipolar transistors
TWI250640B (en) * 2003-06-19 2006-03-01 Samsung Electronics Co Ltd Bipolar junction transistors and methods of manufacturing the same
JP2006128640A (ja) * 2004-09-30 2006-05-18 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5441724B2 (ja) * 2010-01-08 2014-03-12 パナソニック株式会社 Ｅｓｄ保護素子、半導体装置およびプラズマディスプレイ装置
JP2011228505A (ja) * 2010-04-20 2011-11-10 Panasonic Corp 半導体集積回路
US9006832B2 (en) * 2011-03-24 2015-04-14 Invensense, Inc. High-voltage MEMS apparatus and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0143171B1 (ko) * 1994-06-20 1998-07-01 김광호 바이폴라 트랜지스터 제조방법
TW477070B (en) * 1998-06-25 2002-02-21 United Microelectronics Corp Structure of bipolar junction device and its manufacture method
US20010008298A1 (en) * 2000-01-12 2001-07-19 Fumihiko Sato Semiconductor device and method of manufacturing same
CN1428861A (zh) * 2001-12-28 2003-07-09 三洋电机株式会社 半导体装置
WO2006054758A1 (en) * 2004-11-18 2006-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990254A (zh) * 2015-03-05 2016-10-05 北大方正集团有限公司 BiCMOS集成电路的制造方法

Also Published As

Publication number Publication date
US20120299114A1 (en) 2012-11-29
JP5755939B2 (ja) 2015-07-29
TW201301482A (zh) 2013-01-01
JP2012244098A (ja) 2012-12-10

Similar Documents

Publication Publication Date Title
CN102097464B (zh) 高压双极晶体管
CN100375293C (zh) 具有多晶硅源极接触结构的沟槽mosfet器件
CN102800671A (zh) 半导体装置及其制造方法
US9000518B2 (en) Semiconductor device and related fabrication methods
US20030219952A1 (en) Semiconductor device and method of manufacturing same
CN102446965B (zh) 锗硅异质结双极晶体管
CN100552975C (zh) 半导体装置及其制造方法
CN101916729B (zh) 具有多层超结结构的绝缘体上硅ldmos器件制作方法
JP2003060204A (ja) Ｄｍｏｓトランジスタの製造方法
CN102088029B (zh) SiGe BiCMOS工艺中的PNP双极晶体管
JP2003060205A (ja) Ｄｍｏｓトランジスタの製造方法
CN106298935A (zh) Ldmos器件及其制造方法
CN101714556B (zh) 半导体器件及其制造方法
KR100948663B1 (ko) 복수의 트렌치 ｍｏｓｆｅｔ 셀들을 포함하는 디바이스를 형성하는 방법, 및 얕은 및 깊은 도펀트 주입물 형성 방법
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
CN102376775A (zh) BiCMOS工艺中的寄生PIN器件及制造方法
KR100227872B1 (ko) 반도체장치 및 그 제조 방법
CN102544081A (zh) 锗硅异质结npn三极管及制造方法
CN107068673A (zh) 半导体装置以及其制造方法
CN102130013B (zh) 一种具有缓冲层的soi超结ldmos器件制作方法
CN102339857B (zh) Dmos器件及制造方法
KR100293618B1 (ko) 수직형및수평형바이폴라트랜지스터를구비한반도체장치및그제조방법
KR100317688B1 (ko) 반도체장치의 제조방법
CN102446978B (zh) BiCMOS工艺中的PIN器件
KR20100034299A (ko) Ｌｄｍｏｓ 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121128