CN107068673A - 半导体装置以及其制造方法 - Google Patents

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impurity
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新田博明
桑泽和伸
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Abstract

本发明提供一种半导体装置及其制造方法，该半导体装置具备：P型的半导体基板；配置在半导体基板中的N型的多个埋入扩散层；配置在第一埋入扩散层上的第一区域内的N型的第一半导体层；配置在第二埋入扩散层上的第二区域内的N型的第二半导体层；在第一埋入扩散层上于俯视观察时包围第一区域的N型的第一杂质扩散区；配置在第二半导体层中的P型的第二杂质扩散区；配置在第二半导体层中的N型的第三杂质扩散区；配置在第一半导体层中的N型的第四杂质扩散区，第二区域为，与第二埋入扩散层相接并且具有高于第二半导体层的杂质浓度的N型的杂质扩散区的禁止配置区。

Description

半导体装置以及其制造方法
技术领域
本发明涉及一种半导体装置以及其制造方法。
背景技术
在半导体装置中，作为用于对多个电路元件进行分离的方式，已知例如，在P型的半导体内形成N型的埋入扩散层以及从半导体表面延伸到扩散层的较高浓度的N型的杂质扩散区(N插塞)的盆(Tub)分离方式、和在P型的半导体内形成较低浓度的N阱的阱(Well)分离方式。
根据盆分离方式，通过高浓度的插塞而使得从半导体表面到埋入扩散层的寄生电阻变得较小，因此适于制造包括双极型晶体管或齐纳二极管的半导体装置。另一方面，根据阱分离方式，由于元件可配置区域扩展了没有插塞所对应的量，从而能够减小元件间距离，因此主要适于制造包括CMOS场效应晶体管或LD(Lateral Double-diffused：横向双扩散)MOS场效应晶体管的半导体装置。
作为关联技术，在专利文献1的图1中表示有一种形成于第一杂质区域21n上的LDMOS场效应晶体管。该晶体管包括位于第一杂质区域21n内的体区26p、位于体区26p内的源极区27n以及体接触区28p、位于体区26p的端部上的栅极绝缘膜33、位于栅极绝缘膜33上的栅电极34、位于第一杂质区域21n内的漏极区29n。
第一杂质区域21n在半导体基板30的厚度方向上通过第一埋入扩散层11n而与基底层10p分离。此外，第一杂质区域21n在沿着半导体基板30的第一面31的方向上通过第一导电型的第二杂质区域(N插塞)22n、和第二导电型的第二埋入扩散层12p以及第五杂质区域25p而与位于外延层20p上的其他的电路元件分离。
可是，由于N插塞以将N型杂质进行热扩散的方式而形成，因此当形成从半导体表面起在纵向上延伸到埋入扩散层的N插塞时，在横向上N插塞也扩展。因此，在混装了多个不同种类的电路元件的半导体装置中，当针对每个电路元件而形成N插塞时，元件可配置区域变窄。此外，当欲将多个不同种类的电路元件混装于半导体装置上时，会增加为各个电路元件专门形成杂质扩散区等的工序，并且随着掩膜的张数或工序数的增加从而半导体装置的制造成本将上升。
专利文献1：日本特开2014-187275号公报(第0021-0022段、图1)
发明内容
因此，本发明的几个方式涉及了在混装有多个不同种类的电路元件的半导体装置中缩小元件分离区并且扩大元件可配置区域从而实现半导体装置的高集成化的技术。此外，本发明的其他的几个方式涉及了提供一种在不过于增加制造工序的条件下制造混装有多个不同种类的电路元件的半导体装置的方法。
本发明的第一方式所涉及的半导体装置具备：第一导电型的半导体基板；第二导电型的第一埋入扩散层以及第二导电型的第二埋入扩散层，其被配置在半导体基板中；第二导电型的第一半导体层，其被配置在第一埋入扩散层上的第一区域内，并具有与第一埋入扩散层相比而较低的杂质浓度；第二导电型的第二半导体层，其被配置在第二埋入扩散层上的第二区域内，并具有与第二埋入扩散层相比而较低的杂质浓度；第二导电型的第一杂质扩散区，其在第一埋入扩散层上于俯视观察时包围第一区域，并具有与第一半导体层相比而较高的杂质浓度；第一导电型的第二杂质扩散区，其被配置在第二半导体层中；第二导电型的第三杂质扩散区，其被配置在第二半导体层中；第二导电型的第四杂质扩散区，其被配置在第一半导体层中；栅电极，其隔着绝缘膜而被配置在第二半导体层上；第二导电型的第五杂质扩散区，其被配置在第二杂质扩散区中；第一导电型的第六杂质扩散区，其被配置在至少第四杂质扩散区上，第二区域为，与第二埋入扩散层相接并且具有与第二半导体层相比而较高的杂质浓度的第二导电型的杂质扩散区的禁止配置区。
另外，在本申请中，半导体层可以是配置在第一导电型的半导体基板上的第二导电型的外延层，也可以是配置在第一导电型的外延层中的第二导电型的阱。此外，可以使第一导电型为P型且第二导电型为N型，也可以使第一导电型为N型且第二导电型为P型。
根据本发明的第一方式所涉及的半导体装置，以将第一以及第四杂质扩散区等作为阴极或阳极区，并将第六杂质扩散区作为阳极或阴极区的方式而构成垂直型齐纳二极管。此外，以将第二杂质扩散区作为体区，并将第三杂质扩散区作为漂移区或漏极区，并将第五杂质扩散区作为源极区的方式而构成LDMOS场效应晶体管。
在此，虽然在齐纳二极管中，配置有在第一埋入扩散层上于俯视观察时包围第一区域的较高浓度的第二导电型的第一杂质扩散区(插塞)，但是在LDMOS场效应晶体管中，未配置有与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)。换而言之，第二埋入扩散层上的第二区域为，与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)的禁止配置区。由此，在混装了多个不同种类的电路元件的半导体装置中，能够缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
在该情况下，第一杂质扩散区也可以兼作元件分离区、和齐纳二极管的阴极或阳极区的一部分。由此，能够在维持元件分离特性的同时缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
此外，本发明的第二方式所涉及的半导体装置具备：第一导电型的半导体基板；第二导电型的第三埋入扩散层以及第二导电型的第二埋入扩散层，其被配置在半导体基板中；第二导电型的第三半导体层，其被配置在第三埋入扩散层上的第三区域内，并具有与第三埋入扩散层相比而较低的杂质浓度；第二导电型的第二半导体层，其被配置在第二埋入扩散层上的第二区域内，并具有与第二埋入扩散层相比而较低的杂质浓度；第二导电型的第六杂质扩散区，其在第三埋入扩散层上于俯视观察时包围第三区域，并具有与第三半导体层相比而较高的杂质浓度；第一导电型的第七杂质扩散区，其被配置在第三半导体层中；第一导电型的第二杂质扩散区，其被配置在第二半导体层中；第二导电型的第三杂质扩散区，其被配置在第二半导体层中；栅电极，其隔着绝缘膜而被配置在第二半导体层上；第二导电型的第八杂质扩散区，其被配置在第七杂质扩散区中；第二导电型的第五杂质扩散区，其被配置在第二杂质扩散区中，第二区域为，与第二埋入扩散层相接并且具有高于第二半导体层的杂质浓度的第二导电型的杂质扩散区的禁止配置区。
根据本发明的第二方式所涉及的半导体装置，以将第六杂质扩散区等作为集电极区，并将第七以及第八杂质扩散区分别作为基极区以及发射极区的方式而构成垂直型的双极型晶体管。此外，以将第二杂质扩散区作为体区，并将第三杂质扩散区作为漂移区或漏极区，并将第五杂质扩散区作为源极区的方式而构成LDMOS场效应晶体管。
在此，虽然在双极型晶体管中，配置有在第三埋入扩散层上于俯视观察时包围第三区域的较高浓度的第二导电型的第六杂质扩散区(插塞)，但是在LDMOS场效应晶体管中，未配置有与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)。换而言之，第二埋入扩散层上的第二区域为，与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)的禁止配置区。由此，在混装了多个不同种类的电路元件的半导体装置中，能够缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
在该情况下，第一杂质扩散区也可以兼作元件分离区、和双极型晶体管的集电极区的一部分。由此，能够在维持元件分离特性的同时缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
而且，本发明的第一方式所涉及的半导体装置的制造方法包括：在第一导电型的半导体基板中形成第二导电型的第二埋入扩散层的工序；在第二埋入扩散层上的第二区域内形成具有与第二埋入扩散层相比而较低的杂质浓度的第二导电型的第二半导体层的工序；在第二半导体层中形成第一导电型的第二杂质扩散区的工序；在第二半导体层中形成第二导电型的第三杂质扩散区的工序；在第二半导体层上隔着绝缘膜而形成栅电极的工序；在第二杂质扩散区中形成第二导电型的第五杂质扩散区的工序；第二区域为，与第二埋入扩散层相接并且具有高于第二半导体层的杂质浓度的第二导电型的杂质扩散区的禁止形成区。
而且，本发明的第二方式所涉及的半导体装置的制造方法包括：在第一导电型的半导体基板中同时形成第二导电型的第一以及第二埋入扩散层的工序；在第一埋入扩散层上的第一区域内形成具有与第一埋入扩散层相比而较低的杂质浓度的第二导电型的第一半导体层的同时，在第二埋入扩散层上的第二区域内形成具有与第二埋入扩散层相比而较低的杂质浓度的第二导电型的第二半导体层的工序；形成在第一埋入扩散层上于俯视观察时包围第一区域并且具有与第一半导体层相比而较高的杂质浓度的第二导电型的第一杂质扩散区的工序；在第二半导体层中形成第一导电型的第二杂质扩散区的工序；在第二半导体层中形成第二导电型的第三杂质扩散区的工序；在第一半导体层中形成第二导电型的第四杂质扩散区的工序；在第二半导体层上隔着绝缘膜而形成栅电极的工序；在第二杂质扩散区中形成第二导电型的第五杂质扩散区的工序；在至少第四杂质扩散区上形成第六杂质扩散区的工序，第二区域为，与第二埋入扩散层相接并且具有高于第二半导体层的杂质浓度的第二导电型的杂质扩散区的禁止形成区。
根据本发明的第二方式所涉及的半导体装置的制造方法，以将第一以及第四杂质扩散区等作为阴极或阳极区，并将第六杂质扩散区作为阳极或阴极区的方式而构成垂直型的齐纳二极管。此外，以将第二杂质扩散区作为体区，并将第三杂质扩散区作为漂移区或漏极区，并将第五杂质扩散区作为源极区的方式而构成LDMOS场效应晶体管。
在此，虽然齐纳二极管中，形成有在第一埋入扩散层上于俯视观察时包围第一区域的较高浓度的第二导电型的第一杂质扩散区(插塞)，但是在LDMOS场效应晶体管中，未形成有与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)的禁止形成区。由此，在混装了多个不同种类的电路元件的半导体装置中，能够缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
此外，本发明的第三方式所涉及的半导体装置的制造方法包括：在第一导电型的半导体基板中同时形成第二导电型的第三以及第二埋入扩散层的工序；在第三埋入扩散层上的第三区域内形成具有与第三埋入扩散层相比而较低的杂质浓度的第二导电型的第三半导体层的同时，在第二埋入扩散层上的第二区域内形成具有与第二埋入扩散层相比而较低的杂质浓度的第二导电型的第二半导体层的工序；形成在第三埋入扩散层上于俯视观察时包围第三区域并且具有与第三半导体层相比而较高的杂质浓度的第二导电型的第六杂质扩散区的工序；在第三半导体层中形成第一导电型的第七杂质扩散区的同时，在第二半导体层中形成第一导电型的第二杂质扩散区的工序；在第二半导体层中形成第二导电型的第三杂质扩散区的工序；在第二半导体层上隔着绝缘膜而形成栅电极的工序；在第七杂质扩散区中形成第二导电型的第八杂质扩散区的同时，在第二杂质扩散区中形成第二导电型的第五杂质扩散区的工序，第二区域为，与第二埋入扩散层相接并且具有与第二半导体层相比而较高的杂质浓度的第二导电型的杂质扩散区的禁止形成区。
根据本发明的第三方式所涉及的半导体装置的制造方法，以将第六杂质扩散区等作为集电极区，并将第七以及第八杂质扩散区分别作为基极区以及发射极区的方式而构成垂直型的齐纳二极管。此外，以将第二杂质扩散区作为体区，并将第三杂质扩散区作为漂移区或漏极区，并将第五杂质扩散区作为源极区的方式而构成LDMOS场效应晶体管。
在此，虽然齐纳二极管中，形成有在第三埋入扩散层上于俯视观察时包围第三区域的较高浓度的第二导电型的第六杂质扩散区(插塞)，但是在LDMOS场效应晶体管中，未形成有与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)。换而言之，第二埋入扩散层上的第二区域为，与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)的禁止形成区。由此，在混装了多个不同种类的电路元件的半导体装置中，能够缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
此外，根据本发明的任意的方式所涉及的半导体装置的制造方法，由于同时形成多个不同种类的电路元件的主要结构部分，因此能够在不过于增加制造工序的条件下制造混装了多个不同种类的电路元件的半导体装置。
附图说明
图1为表示搭载于半导体装置上的电路元件的第一示例的图。
图2为表示搭载于半导体装置上的电路元件的第二示例的图。
图3A为搭载于半导体装置上的电路元件的第一示例的制造工序中的剖视图。
图3B为搭载于半导体装置上的电路元件的第一示例的制造工序中的剖视图。
图4A为搭载于半导体装置上的电路元件的第二示例的制造工序中的剖视图。
图4B为搭载于半导体装置上的电路元件的第二示例的制造工序中的剖视图。
具体实施方式
以下，参照附图而对本发明的实施方式进行详细说明。另外，在同一结构元素上标记同一参照符号，并省略重复的说明。
半导体装置
虽然本发明的一种实施方式所涉及的半导体装置混装了多个不同种类的电路元件，在下文中，参照图1以及图2而对这些电路元件进行说明。另外，图1以及图2所示的多个不同种类的电路元件被配置在同一基底基板10上。
图1为表示搭载于本发明的一个实施方式所涉及的半导体装置上的电路元件的第一示例的图。图1的左侧图示了垂直型的NPN双极型晶体管，图1的右侧表示了垂直型的齐纳二极管。此外，图1(A)为剖视图，图(B)为俯视图。但，在图1(B)中，场氧化膜被省略。
如图1所示，该半导体装置包括P型的基底基板(半导体基板)10、以在基底基板10上使P型或N型的半导体外延生长的方式而配置的P型或N型的外延层20。作为基底基板10以及外延层20的材料例如使用有硅(Si)。
在下文中，作为一个示例，对在P型的基底基板10上配置有P型的外延层20的情况进行说明。在该情况下，配置于P型的外延层20上的多个N阱作为形成有晶体管等的电路元件的半导体层而使用。
另一方面，在P型的基底基板10上配置有N型的外延层20的情况下，N型的外延层20作为形成有晶体管等的电路元件的半导体层而使用。在该情况下，由于配置于基底基板10上的P型的埋入扩散层、和从外延层20的表面起延伸到P型的埋入扩散层为止的P阱，从而使多个电路元件分离，从而不再需要N阱。
在形成有垂直型的NPN双极型晶体管的元件区域(图1的左侧)中，半导体装置包括配置于基底基板10上的N型的埋入扩散层11a以及P型的埋入扩散层11b。埋入扩散层11a以及11b的一部分可以延伸至外延层20。
此外，半导体装置包括配置于N型的埋入扩散层11a上的预定区域内的较深的N阱41、在N型的埋入扩散层11a上于俯视观察时包围了上述预定区域的N型的杂质扩散区(N插塞)31、配置于N阱41中的P型的杂质扩散区51、在外延层20中配置于N阱41的外侧的P阱60。另外，在本申请中，“俯视观察”是指，从与外延层20的主表面(图中的上表面)垂直方向透视滚差观察各部。
在此，N型的埋入扩散层11a以及N插塞31具有与构成半导体层的N阱41相比较高的杂质浓度。N插塞31与N阱41以及N型的埋入扩散层11a一起构成垂直型的NPN双极型晶体管的集电极区。此外，N型的埋入扩散层11a以及N插塞31寄生电阻较小，从而能够提高元件分离特性。P型的杂质扩散区51构成垂直型的NPN双极型晶体管的基极区。
在P型的杂质扩散区51上，配置有N型的杂质扩散区71、和具有与P型的杂质扩散区51相比而较高的杂质浓度的P型的杂质扩散区81。N型的杂质扩散区71构成垂直型的NPN双极型晶体管的发射极区。P型的杂质扩散区81构成基极接触区。在P型的杂质扩散区51上隔着绝缘膜(栅极绝缘膜)而配置有电极111。绝缘膜以及电极111在形成杂质扩散区71以及81时，作为硬掩膜而使用。
在N插塞31上配置有N型的杂质扩散区91。N型的杂质扩散区91构成集电极接触区。在P阱60中配置有P型的杂质扩散区101。P型的杂质扩散区101构成基板接触区。在杂质扩散区81以及91的周围，配置有通过LOCOS(Local Oxidation of Silicon：硅的选择氧化)法等而形成的场氧化膜110。由此，构成了垂直型的NPN双极型晶体管。
另一方面，在形成有垂直型的齐纳二极管的元件区域(图1的右侧)中，半导体装置包括配置于基底基板10中的N型的埋入扩散层13a以及P型的埋入扩散层13b。埋入扩散层13a以及埋入扩散层13b的一部分可以延伸至外延层20。
此外，半导体装置包括配置于N型的埋入扩散层13上的预定区域内的较深的N阱43、在N型的埋入扩散层13a上在俯视观察时包围了上述预定区域的N型的杂质扩散区(N插塞)33、在外延层20中配置于N插塞33的外侧的P阱60。在此，N型的埋入扩散层13a以及N插塞33具有与构成半导体层的N阱43相比而较高的杂质浓度。
在N阱43上配置有N型的杂质扩散区73，并且在至少N型的杂质扩散区73上配置有P型的杂质扩散区83。N型的杂质扩散区73与N阱43、N插塞33以及N型的埋入扩散层13a一起构成垂直型的齐纳二极管的阴极区。
N型的杂质扩散区73的浓度或形状主要决定垂直型的齐纳二极管的击穿电压。此外，N型的埋入扩散层13a以及N插塞33寄生电阻较小，从而能够提高元件分离特性。P型的杂质扩散区83构成垂直型的齐纳二极管的阳极区。
在N插塞33中配置有N型的杂质扩散区93，所述N型的杂质扩散区93具有与N插塞33相比而较高的杂质浓度。N型的杂质扩散区93构成阴极接触区。在P阱60中配置有P型的杂质扩散区103。P型的杂质扩散区103构成基板接触区。在杂质扩散区83以及93的周围配置有场氧化膜110。由此，构成了垂直型的齐纳二极管。图1所示的垂直型的齐纳二极管例如具有7V-10V程度的击穿电压。
图2为表示搭载于本发明的一个实施方式所涉及的半导体装置上的电路元件的第二示例的图。图2的左侧图示了CMOS场效应晶体管，图2的右侧图示了LD(Lateral Double-diffused)MOS场效应晶体管。此外，图2(A)为剖视图，图2(B)为俯视图。但在图2(B)中，场氧化膜被省略。
如图2所示，在形成有CMOS场效应晶体管的元件区域(图2的左侧)中，半导体装置包括配置于基底基板10中的N型的埋入扩散层15a以及P型的埋入扩散层15b。埋入扩散层15a以及埋入扩散层15b的一部分可以延伸至外延层20。
此外，半导体装置包括配置于N型的埋入扩散层15a上的预定区域内的较深的N阱45、配置于N阱45中的较浅的N阱65a以及P阱65b、在外延层20中配置于N阱45的外侧的P阱60。
在此，N型的埋入扩散层15具有与构成半导体层的N阱45相比而较高的杂质浓度。N阱65a构成P通道MOS场效应晶体管的背栅极区，而P阱65b构成N通道MOS场效应晶体管的背栅极区。
在N阱65a中，配置有P型的杂质扩散区75a以及85a、和N型的杂质扩散区95a。P型的杂质扩散区75a以及85a构成P通道MOS场效应晶体管的源极/漏极区，而N型的杂质扩散区95a构成背栅极接触区。在N阱65a上，隔着栅极绝缘膜而配置有电极115a。
在P阱65b上，配置有N型的杂质扩散区75b以及85b、和P型的杂质扩散区95b。N型的杂质扩散区75b以及85b构成N通道MOS场效应晶体管的源极/漏极区，而P型的杂质扩散区95b构成背栅极接触区。在P阱65b上，隔着栅极绝缘膜而配置有电极115b。
在P阱60中配置有P型的杂质扩散区105。P型的杂质扩散区105构成基板接触区域。在P型的杂质扩散区75a等的周围配置有场氧化膜110。由此，构成了CMOS场效应晶体管。
另一方面，在形成有LDMOS场效应晶体管的元件区域(图2的右侧)中，半导体装置包括配置于基底基板10中的N型的埋入扩散层16a以及P型的埋入扩散层16b。埋入扩散层16a以及埋入扩散层16b的一部分可以延伸至外延层20。
此外，半导体装置包括配置于N型的埋入扩散层16a上的预定区域内的较深的N阱46、配置于N阱46中的P型的杂质扩散区56a以及N型的杂质扩散区56b、在外延层20中配置于N阱46的外侧的P阱60。
在此，N型的埋入扩散层16a具有与构成半导体层的N阱46相比而较高的杂质浓度。P型的杂质扩散区56a构成LDMOS场效应晶体管的体区。N型的杂质扩散区56b构成在LDMOS场效应晶体管中漏极区与体区之间有电流进行流动的漂移区或漏极区的一部分。另外，也可以省略N型的杂质扩散区56b。
在P型的杂质扩散区56a中配置有P型的杂质扩散区96，所述P型的杂质扩散区96具有与N型的杂质扩散区86以及P型杂质扩散区56a相比而较高的杂质浓度。N型的杂质扩散区86构成LDMOS场效应晶体管的源极区，而P型的杂质扩散区96构成体接触区。
在N型的杂质扩散区56b上配置有N型的杂质扩散区76，所述N型的杂质扩散区76具有与N型的杂质扩散区56b相比而较高的杂质浓度。N型的杂质扩散区76构成LDMOS场效应晶体管的漏极区。在N阱46上隔着绝缘膜(栅极绝缘膜或场氧化膜110)而配置有栅电极116。
在P阱60中配置有P型的杂质扩散区106。P型的杂质扩散区106构成基板接触区。在N型的杂质扩散区76的周围配置有场氧化膜110。由此，构成了LDMOS场效应晶体管。
在本实施方式中，在图1所示的垂直型的NPN双极型晶体管中，配置有在N型的埋入扩散层110a上在俯视观察时包围了N阱41的较高浓度的N插塞31，而在垂直型的齐纳二极管中，配置有在N型的埋入扩散层13上在俯视观察时包围了N阱43的较高浓度的N插塞33。
另一方面，在图2所示的CMOS场效应晶体管或LDMOS场效应晶体管中，未配置有与N型的埋入扩散层相接的较高浓度的N插塞。由此，在混装了多个不同种类的电路元件的半导体装置中，能够缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
在该情况下，图1所示的N插塞31也可以兼作为元件分离区、和NPN双极型晶体管的集电极区的一部分。此外，图1所示的插塞33也可以兼作为元件分离区、和齐纳二极管的阴极区的一部分。由此，能够在维持元件分离特性的同时缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
制造方法
接着，对本发明的一种实施方式所涉及的半导体装置的制造方法进行说明。本发明的一种实施方式所涉及的半导体装置的制造方法能够制造混装了多个不同种类的电路元件的半导体装置，在下文中，参照图3A至图4B而对这些电路元件的制造工序进行说明。另外，图3A至图4B所示的多个不同种类的电路元件的制造工序在同一基底基板10上被实施。
图3A至图4B为搭载于本发明的一种实施方式所涉及的半导体装置上的电路元件的第一以及第二示例的制造工序中的剖视图。图3A以及图3B的左侧图示了垂直型的NPN双极型晶体管的制造工序，图3A以及图3B的右侧图示了垂直型的齐纳二极管的制造工序。此外，图4A以及图4B的左侧图示了CMOS场效应晶体管的制造工序，图4A以及图4B的右侧图示了LDMOS场效应晶体管的制造工序。
首先，作为P型的基底基板(半导体基板)10，而例如准备包括作为P型杂质的硼(B)等的基板。使用通过光刻法而形成的掩膜而在基底基板10的第一组的区域内同时注入锑(Sb)或磷(P)离子等的N型杂质，在第二组的区域内同时注入硼(B)离子等的P型杂质。此后，如图3A以及图4A的(a)所示，通过加热而使杂质扩散，从而同时形成N型的埋入扩散层11a～16a，并且同时形成P型的埋入扩散层11b～16b。
接着，如图3A以及图4A的(b)所示，在基底基板10中，通过外延生长而形成P型或N型的外延层(半导体层)20。在下文中，作为一个示例，对在P型的基底基板10中形成外延层20的情况进行说明。在该情况下，配置于P型的外延层20上的多个N阱作为形成有晶体管等的电路元件的半导体层而使用。
另一方面，在P型的基底基板10中形成N型的外延层20的情况下，N型的外延层20作为形成晶体管等的电路元件的半导体层而使用。在该情况下，通过配置于基底基板10中的P型的埋入扩散层、和从外延层20的表面起延伸到P型的埋入扩散层为止的P阱，从而使多个电路元件被分离，从而不再需要N阱。
例如，在硅基板上使硅层外延生长时，通过使硼(B)等P型杂质的气体混合，从而能够形成具有所需导电率(电阻率)的P型的外延层20。外延层20的厚度为例如4.5μm～5.0μm左右。
接着，在图3A以及图4A的(c)所示的工序中，使用通过光刻法而形成的掩膜，在外延层20的多个区域内同时注入磷(P)离子等的N型杂质。例如，在将磷离子注入硅外延层中并形成N插塞的情况下，剂量设为，2×1014atom/cm2～5×1014atom/cm2左右。
而且，在图3A以及图4A的(d)所示的工序中，通过加热而使注入于外延层20中的N型杂质扩散，从而使N型杂质到达N型的埋入扩散层11a～16a，从而同时形成N阱41以及43和45以及46，并且同时形成N阱31以及33。
例如，在使注入于硅外延层中的磷扩散的情况下，加热温度设为，100℃～1150℃左右。在此时，埋入扩散层11a～16a以及11b～16b的一部分也可以通过杂质的热扩散而延伸至外延层20。
由此，在埋入扩散层11a以及13a和15a以及16a上的区域A1以及A3和A5以及A6内，作为半导体层而同时形成N阱41以及43和45以及46。而且，如图3A的(d)所示，形成在N型的埋入扩散层11a上于俯视观察时包围区域A1的N插塞31，并形成在N型的埋入扩散层13a上于俯视观察时包围区域A3的N插塞33。另一方面，在区域A5以及A6中未形成N插塞。换而言之，区域A5以及A6为N插塞的禁止形成区。在此，N型的埋入扩散层11a～16a以及N插塞31以及33具有与构成半导体层的N阱41以及43和45以及46相比而较高的杂质浓度。
接着，在图3A以及图4A的(e)所示的工序中，例如，通过LOCOS法而在外延层20的主表面(图中的上表面)的预定区域中，形成有场氧化膜110。另外，场氧化膜110的形成也可以在形成了P型的杂质扩散区56a(图4B)等之后而实施。
接着，在图3A以及图4A的(f)所示的工序中，使用通过光刻法而形成的掩膜，并在N阱41以及46的一部分的区域内注入硼(B)离子等的P型杂质。由此，如图3B的(f)所示，在N阱41中形成P型的杂质扩散区(基极区)51，与此同时，如图4B的(f)所示，在N阱46中形成P型的杂质扩散区(体区)56a。
此外，在图4B的(f)所示的工序中，使用通过光刻法而形成的掩膜，并在N阱46的一部分的区域内注入磷(P)离子等的N型杂质。由此，如图4B的(f)所示，在N阱46中形成N型的杂质扩散区(漂移区或漏极区)56b。
接着，使用通过光刻法而形成的掩膜，并在较深的N阱的一部分的区域内注入磷(P)离子等的N型杂质。由此，如图4B的(g)所示，在较深的N阱45中形成较浅的N阱65a。
此外，使用通过光刻法而形成的掩膜，并在外延层20或较深的N阱的其另一部分的区域内注入硼(B)离子等的P型杂质。由此，如图3B以及图4B的(g)所示，在外延层20中形成较浅的P阱60。与此同时，如图4B的(g)所示，在较深的N阱45中形成有较浅的P阱65b。
接下来，在图3B以及图4B的(h)所示的工序中，使用通过光刻法而形成的掩膜，并在N阱43的一部分的区域内注入磷(P)离子等的N型杂质。由此，如图3B的(h)所示，在较深的N阱43内形成有N型的杂质扩散区73。
作为此时的注入条件，例如，在将磷离子注入硅外延层中并形成N型的杂质扩散区的情况下，加速电压设为，100keV～150keV左右，剂量设为，2×1013atom/cm2～6×1013atom/cm2左右。由此，能够形成具有7V～10V程度的击穿电压的齐纳二极管的阴极。
接着，例如通过对外延层20的主表面进行热氧化，从而在外延层20的主表面上形成栅极绝缘膜(未图示)。由此，在图3B的(i)所示的P型的杂质扩散区51上形成栅极绝缘膜。与此同时，在图4(B)的(i)所示的N阱65a、P阱65b以及N阱46上形成栅极绝缘膜。
并且，在栅极绝缘膜上形成电极或栅电极。由此，如图3B的(i)所示，在P型的杂质扩散区51上隔着绝缘膜而形成电极111。与此同时，如图4B的(i)所示，在阱65a上隔着绝缘膜而形成栅电极115a，在P阱65b上隔着绝缘膜而形成栅电极115b，在N阱46上隔着栅极绝缘膜或场氧化膜110而形成栅电极116。电极111以及栅电极115a、115b以及116例如由掺杂有杂质并具有导电性的聚硅等而形成。
接着，在图3B以及图4B的(j)所示的工序中，在各种的阱或杂质扩散区内注入磷(P)离子等的N型杂质。由此，如图3B的(j)所示，在P型的杂质扩散区51内形成N型的杂质扩散区71，在N阱31中形成N型的杂质扩散区91，在N插塞33中形成N型的杂质扩散区93。
此外，如图4B的(j)所示，在N阱65a中形成N型的杂质扩散区95a，在P阱65b中形成N型的杂质扩散区75b以及85b，在P型的杂质扩散区56a中形成N型的杂质扩散区86，在N型的杂质扩散区56b中形成N型的杂质扩散区76。
而且，在各种的阱或杂质扩散区内注入硼(B)离子等的P型杂质。由此，如图3B以及图4B的(j)所示，在P阱60中分别形成杂质扩散区101～106。与此同时，如图3B的(j)所示，在P型的杂质扩散区51中形成P型的杂质扩散区81。
此外，如图3B的(j)所示，在至少N型的杂质扩散区73上形成P型的杂质扩散区83。此外，如图4B的(j)所示，在N阱65a中形成P型的杂质扩散区75a以及85a，在P阱65b中形成P型的杂质扩散区95b，在P型的杂质扩散区56a中形成P型的杂质扩散区96。
在注入杂质的工序中，场氧化膜110、电极111、栅电极115a、115b以及116作为硬掩膜而使用。以下的工序与通常的半导体装置的制造工序相同。即，形成预定数量的层间绝缘膜以及配线层。在各自的接触区以及栅电极上，于层间绝缘膜上形成接触孔，并且铝(Al)等的配线或钨(W)等的插塞与接触区以及栅电极连接。
在本实施方式中，如图3A以及图3B所示，在垂直型的NPN双极型晶体管中，形成在N型的埋入扩散层11a上于俯视观察时包围N阱41的较高浓度的N插塞31，并在垂直型的齐纳二极管上，形成在N型的埋入扩散层13a上于俯视观察时包围N阱43的较高浓度的N插塞33。
另一方面，如图4A以及图4B所示，在CMOS场效应晶体管或LDMOS场效应晶体管中，未形成与N型的埋入扩散层相接的较高浓度的N插塞。换而言之，区域A5以及A6为，与第二埋入扩散层相接的较高浓度的第二导电型的杂质扩散区(插塞)的形成(配置)禁止区。由此，在混装了多个不同种类的电路元件的半导体装置中，能够缩小元件分离区并且扩大元件可配置区域，从而实现半导体装置的高集成化。
此外，根据本实施方式所涉及的半导体装置的制造方法，由于同时形成多个不同种类的电路元件的主要结构部分，因此不过于增加制造工序就能够制造混装了多个不同种类的电路元件的半导体装置。例如，能够同时形成垂直型的NPN双极型晶体管以及LDMOS场效应晶体管的主要结构部分。或者，能够同时形成垂直型的齐纳二极管以及LDMOS场效应晶体管的主要结构部分。
虽然在上述的实施方式中，对使用了P型的半导体基板的情况进行了说明，但是也可以使用N型的半导体基板。在该情况下，在其他的结构部分中只要使P型与N型相反即可。以此方式，本发明并不限定于上文所说明的实施方式，根据在本技术领域内具有通常知识的技术人员而能够在本发明的技术思想内进行多种改变。
符号说明
1…基底基板；11a～16a…N型的埋入扩散层；11b～16b…P型的埋入扩散层；20…外延层；31、33…N插塞；41、43、45、46…N阱；51、56a…P型的杂质扩散区；56b…N型的杂质扩散区；60、65b…P阱；65a…N阱；71、73、75b、76、85b、86、91、93、95a…N型的杂质扩散区；75a、81、83、85a、95b、96、101～106…P型的杂质扩散区；110…场氧化膜；111…电极；115a～116…栅电极。

Claims (7)

1.一种半导体装置，其中，具备：
第一导电型的半导体基板；
第二导电型的第一埋入扩散层以及第二导电型的第二埋入扩散层，所述第一埋入扩散层以及所述第二埋入扩散层被配置在所述半导体基板中；
第二导电型的第一半导体层，其被配置在所述第一埋入扩散层上的第一区域内，并具有与所述第一埋入扩散层相比而较低的杂质浓度；
第二导电型的第二半导体层，其被配置在所述第二埋入扩散层上的第二区域内，并具有低于所述第二埋入扩散层的杂质浓度；
第二导电型的第一杂质扩散区，其在所述第一埋入扩散层上于俯视观察时包围所述第一区域，并具有与所述第一半导体层相比而较高的杂质浓度；
第一导电型的第二杂质扩散区，其被配置在所述第二半导体层中；
第二导电型的第三杂质扩散区，其被配置在所述第二半导体层中；
第二导电型的第四杂质扩散区，其被配置在所述第一半导体层中；
栅电极，其隔着绝缘膜而被配置在所述第二半导体层上；
第二导电型的第五杂质扩散区，其被配置在所述第二杂质扩散区中；
第一导电型的第六杂质扩散区，其被配置在至少所述第四杂质扩散区上，
所述第二区域为，与所述第二埋入扩散层相接并且具有与所述第二半导体层相比而较高的杂质浓度的第二导电型的杂质扩散区的禁止配置区。
2.如权利要求1所述的半导体装置，其中，
所述第一杂质扩散区兼作元件分离区、和齐纳二极管的阴极或阳极区的一部分。
3.一种半导体装置，其中，具备：
第一导电型的半导体基板；
第二导电型的第三埋入扩散层以及第二导电型的第二埋入扩散层，所述第三埋入扩散层以及所述第二埋入扩散层被配置在所述半导体基板中；
第二导电型的第三半导体层，其被配置在所述第三埋入扩散层上的第三区域内，并具有与所述第三埋入扩散层相比而较低的杂质浓度；
第二导电型的第二半导体层，其被配置在所述第二埋入扩散层上的第二区域内，并具有与所述第二埋入扩散层相比而较低的杂质浓度；
第二导电型的第六杂质扩散区，其在所述第三埋入扩散层上于俯视观察时包围所述第三区域，并具有与所述第三半导体层相比而较高的杂质浓度；
第一导电型的第七杂质扩散区，其被配置在所述第三半导体层中；
第一导电型的第二杂质扩散区，其被配置在所述第二半导体层中；
第二导电型的第三杂质扩散区，其被配置在所述第二半导体层中；
栅电极，其隔着绝缘膜而被配置在所述第二半导体层上；
第二导电型的第八杂质扩散区，其被配置在所述第七杂质扩散区中；
第二导电型的第五杂质扩散区，其被配置在所述第二杂质扩散区中，
所述第二区域为，与所述第二埋入扩散层相接并且具有与所述第二半导体层相比而较高的杂质浓度的第二导电型的杂质扩散区的禁止配置区。
4.如权利要求3所述的半导体装置，其中，
第六杂质扩散区兼作元件分离区、和双极型晶体管的集电极区的一部分。
5.一种半导体装置的制造方法，其中，包括：
在第一导电型的半导体基板中形成第二导电型的第二埋入扩散层的工序；
在所述第二埋入扩散层上的第二区域内形成具有与所述第二埋入扩散层相比而较低的杂质浓度的第二导电型的第二半导体层的工序；
在所述第二半导体层中形成第一导电型的第二杂质扩散区的工序；
在所述第二半导体层中形成第二导电型的第三杂质扩散区的工序；
在所述第二半导体层上隔着绝缘膜而形成栅电极的工序；
在所述第二杂质扩散区上形成第二导电型的第五杂质扩散区的工序；
所述第二区域为，与所述第二埋入扩散层相接并且具有与所述第二半导体层相比而较高的杂质浓度的第二导电型的杂质扩散区的禁止形成区。
6.如权利要求5所述的半导体装置的制造方法，其中，包括以下工序：
在形成所述第二埋入扩散层的同时，在第一导电型的半导体基板中形成第二导电型的第一埋入扩散层的工序；
在形成所述第二半导体层的同时，在所述第一埋入扩散层上的第一区域内形成具有与所述第一埋入扩散层相比而较低的杂质浓度的第二导电型的第一半导体层的工序；
形成在所述第一埋入扩散层上于俯视观察时包围所述第一区域并具有与所述第一半导体层相比而较高的杂质浓度的第二导电型的第一杂质扩散区的工序；
在所述第一半导体层中形成第二导电型的第四杂质扩散区的工序；
在至少所述第四杂质扩散区上形成第一导电型的第六杂质扩散区的工序。
7.如权利要求5所述的半导体装置的制造方法，其中，包括以下工序：
在形成所述第二埋入扩散层的同时，在第一导电型的半导体基板中形成第二导电型的第三埋入扩散层的工序；
在形成所述第二半导体层的同时，在所述第三埋入扩散层上的第三区域内形成具有与所述第三埋入扩散层相比而较低的杂质浓度的第二导电型的第三半导体层的工序；
形成在所述第三埋入扩散层上于俯视观察时包围所述第三区域，并具有与所述第三半导体层相比而较高的杂质浓度的第二导电型的第六杂质扩散区的工序；
在形成所述第二杂质扩散区的同时，在所述第三半导体层中形成第一导电型的第七杂质扩散区的工序；
在形成所述第五杂质扩散区的同时，在所述第七杂质扩散区中形成第二导电型的第八杂质扩散区的工序。
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