CN101533855B - 绝缘栅型半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种绝缘栅型半导体装置及其制造方法。形成有绝缘栅型半导体元件的阱区域是扩散区域，越在其底部，杂质浓度变得越低，存在电阻增加的问题。因此，特别是在漏极向上结构的绝缘栅型半导体元件中存在接通电阻增加的问题。通过层积两个p型杂质区域而构成p型阱区域。各p型杂质区域依次层积在表面注入了p型杂质的n型半导体层，通过热处理同时扩散而构成p型阱区域。由此，能够得到直到所希望的深度杂质浓度都大致均匀的p型阱区域，该杂质浓度为用于确保所希望的耐压的足够的杂质浓度。

Description

绝缘栅型半导体装置及其制造方法 
技术领域
本发明涉及一种绝缘栅型半导体装置及其制造方法，更详细地涉及一种将漏极电极和源极电极设置在同一主面的漏极向上结构中，实现接通电阻降低的绝缘栅型半导体装置及其制造方法。 
背景技术
已知有将漏极区域引出到形成有源极电极的基板的主面而能够进行表面安装的所谓漏极向上结构(アツプドレイン構造)的绝缘栅型半导体装置(例如参照专利文献1)。 
参照图10的剖面图，以MOSFET为例说明现有的能够进行表面安装的、所谓漏极向上结构的绝缘栅型半导体装置。 
在p型半导体硅基板110上设置n-型半导体层111、112，并设置从n-型半导体层112到达n-型半导体层111的p+型杂质区域113。在n-型半导体层112表面设置p型杂质区域(p型阱区域W′)，在p型阱区域W′表面设置MOSFET的元件区域E′。 
元件区域E′在n-型沟道层121设置沟槽115，由栅极绝缘膜116膜覆盖沟槽115的内壁，栅极电极117埋设在沟槽115内。在与沟槽115邻接的p型杂质区域W′表面设置p+型源极区域114。沟槽115上方由层间绝缘膜118覆盖，源极电极120与各单元的源极区域144连接而设置。 
在n-型半导体层112上设置漏极电极126。漏极电极126与设置于n-型半导体层112的高浓度p型杂质区域119接触。P型杂质区域119成为与埋入n-型半导体层111、112且构成漏极区域的一部分的p+型杂质区域113接触并将漏极电流提升到基板表面的导电路径。 
专利文献1：(日本)特许公开2000-200902公报 
如上所述，漏极向上结构的MOSFET具有p+型杂质区域(埋入区域)113、成为提升漏极电流的导电路径的p型杂质区域119及低浓度的p型杂质区域(p型阱区域W′)，MOSFET的元件区域E′形成在p型阱区域W′内。 
但是，扩散区域即p型阱区域W′的杂质浓度越在其底部则越低，存在电阻增加的问题。漏极向上结构的MOSFET从元件区域E′下方到埋入区域113、p型杂质区域119形成电流路径，但由于在p型阱区域W′底部，杂质浓度降低，故存在如下问题，即在元件区域E′下方，基板垂直方向的电流路径的电阻值增加，接通电阻增加。 
另外，由于与p型阱区域W′的杂质浓度相比，埋入区域113的杂质浓度为高浓度，所以因形成埋入区域113时的热处理而存在向上方的扩散(所谓的爬升)增大的情况。 
即，埋入区域113通过爬升而到达p型阱区域W′层，作为p型阱区域W′层不能确保所希望的厚度，存在耐压劣化的问题。 
另外，p型阱区域W′的底部例如位于距离表面4.5μm左右的深度，为了补偿杂质浓度的降低，在该区域进行离子注入时，存在即使使用高加速能量也难以在该区域进行离子注入的问题。 
发明内容
本发明是鉴于上述课题而开发的，其通过以下结构来解决上述课题。第一方面的发明具有：p型半导体基板；设置在该半导体基板上的第一n型半导体层；设置在该第一n型半导体层上的第二n型半导体层；设置在该第二n型半导体层上的第三n型半导体层；以从所述第一n型半导体层到达所述半导体基板的深度而被埋入的高浓度n型杂质区域；以从所述第二n型半导体层到达所述第一n型半导体层的深度而被埋入的高浓度的第一p型杂质区域；以从所述第三n型半导体层到达所述第二n型半导体层的深度而被埋入的第二p型杂质区域；设置在所述第三n型半导体层并与所述第二p型杂质区域相接的第三p型杂质区域；设置在所述第三p型杂质区域表面的绝缘栅型半导体元件区域；在所述第二p型杂质区域及第三p型杂质区域的外侧，设置深度为从所述第三n型半导体层表面到达所述第一p型杂质区域的p型导电区域；与所述绝缘栅型半导体元件区域连接的第一电极及第二电极；与所述p型导电区域连接的第三电极。 
第二方面的发明具有以下工序：准备p型半导体基板，在表面扩散高浓度的n型杂质，并在所述半导体基板上形成第一n型半导体层的工序；在该第一n型半导体层表面注入高浓度的第一p型杂质，在所述第一n型 半导体层上形成第二n型半导体层的工序；在该第二n型半导体层表面注入第二p型杂质，在该第二p型杂质区域的外侧注入第一p型导电区域形成杂质，在所述第二n型半导体层上形成第三n型半导体层的工序；在该第三n型半导体层表面的所希望的区域注入第三p型杂质，在该第三p型杂质区域的外侧注入第二p型导电区域形成杂质的工序；通过热处理扩散所述第一p型杂质～第三p型杂质及第一p型导电区域形成杂质、第二p型导电区域形成杂质，并分别形成如下区域的工序：以从所述第一n型半导体层到达所述半导体基板的深度而被埋入的n型杂质区域、以从所述第二n型半导体层到达所述第一n型半导体层的深度而被埋入的高浓度的第一p型杂质区域、以从所述第三n型半导体层到达所述第二n型半导体层的深度而被埋入的第二p型杂质区域、设置在所述第三n型半导体层并与所述第二p型杂质区域相接的第三p型杂质区域、在所述第二及第三p型杂质区域的外侧从所述第三n型半导体层表面到达所述第一p型杂质区域的p型导电区域；在所述第三p型杂质区域表面形成绝缘栅型半导体元件区域的工序；形成与所述绝缘栅型半导体元件区域连接的第一电极及第二电极，与所述p型导电区域连接的第三电极的工序。 
根据本发明，能够得到以下效果。 
第一，通过构成为由第二p型杂质区域和第三p型杂质区域这两层形成现有的p型阱区域，使第二p型杂质区域和第三p型杂质区域重合，并补偿第三p型杂质区域底部附近的低浓度杂质区域，从而能够使p型阱区域的杂质浓度分布曲线大致均匀。 
由此，在漏极向上结构的电流路径中，可以抑制电阻的增加，降低接通电阻。 
第二，由于从p型阱区域到高浓度的第一p型杂质区域可以得到杂质浓度缓慢增加的杂质浓度分布曲线，所以可以提高p型阱区域底部的杂质浓度，得到杂质浓度大致均匀的p型阱区域。 
即，由于从表面到所希望的深度可以得到杂质浓度大致均匀的p型阱区域，能够形成比现有p型阱区域更深的p型阱区域，所以可以确保用于确保耐压的足够的杂质浓度和深度，可以进一步提高耐压。具体而言，可以实现耐压为20V～100V左右的p沟道型的沟槽结构的MOSFET。 
第三，由于p型阱区域的杂质浓度可以大致均匀且较深地形成，所以 有助于降低接通电阻。 
第四，由于可以抑制第一p型杂质区域的扩散，因此也可以抑制基板水平方向的扩散(横向扩散)，实现半导体装置的小型化。 
另外，根据本发明的制造方法，由于通过分别在表面层积离子注入了p型杂质的n型半导体层，可以形成构成p型阱区域的第二p型杂质区域和第三p型杂质区域，所以可以在从表面难以离子注入的深区域补偿p型阱区域底部的杂质浓度。 
p型阱区域底部的低浓度区域具有即使为高离子注入能量(例如1000KeV)也难以注入的程度的深度(例如4μm～5μm)。在本实施例中，层积表面注入了p型杂质的n型半导体层，在上方和下方扩散p型杂质而可以形成p型阱区域，所以能够不向深区域进行离子注入而提高p型阱区域底部的杂质浓度。 
附图说明
图1是说明本发明实施例的绝缘栅型半导体装置的剖面图； 
图2是本发明实施例的绝缘栅型半导体装置的杂质浓度分布曲线； 
图3(A)～(B)是用于说明本发明实施例的绝缘栅型半导体装置的制造方法的剖面图； 
图4(A)～(B)是用于说明本发明实施例的绝缘栅型半导体装置的制造方法的剖面图； 
图5(A)～(C)是用于说明本发明实施例的绝缘栅型半导体装置的制造方法的剖面图； 
图6是用于说明本发明实施例的绝缘栅型半导体装置的制造方法的剖面图； 
图7是用于说明本发明实施例的绝缘栅型半导体装置的制造方法的剖面图； 
图8(A)～(B)是用于说明本发明实施例的绝缘栅型半导体装置的制造方法的剖面图； 
图9(A)～(B)是用于说明本发明实施例的绝缘栅型半导体装置的制造方法的剖面图； 
图10是说明现有的绝缘栅型半导体装置的剖面图。 
附图标记说明 
11p型半导体硅基板    21第一n型半导体层 
22第二n型半导体层    23第三n型半导体层 
31n型杂质区域        41第一p型杂质区域 
42第二p型杂质区域    43第三p型杂质区域 
44导电区域           53护圈 
54沟道层             57沟槽 
61栅极氧化膜         63栅极电极 
64体区域             65源极区域 
66层间绝缘膜         67源极电极 
68漏极电极           110半导体基板 
111、112n-型半导体层 113p+型杂质区域 
114源极区域          115沟槽 
116栅极绝缘膜        117栅极电极 
118层间绝缘膜        119导电区域 
120源极电极          121沟道层 
126漏极电极          W、W′p型阱区域 
E、E′元件区域 
具体实施方式
参照图1至9详细说明本发明的实施例。 
本发明的绝缘栅型半导体装置构成为具有：p型半导体基板、第一n型半导体层、第二n型半导体层、第三n型半导体层、高浓度n型杂质区域、第一p型杂质区域、第二p型杂质区域、第三p型杂质区域、绝缘栅型半导体元件区域、导电区域、第一电极、第二电极、第三电极。 
p型(p-型)半导体硅基板11的杂质浓度为1.0E15～1.0E16cm-3左右。本实施例的MOSFET是将漏极电极与源极电极设置在同一主面的、所谓的漏极向上结构，p型半导体硅基板11是接地电位。 
第一n型半导体层21、第二n型半导体层22、第三n型半导体层23作为一例，是杂质浓度分别为4.0E15cm-3(电阻率＝1.2Ω·cm)左右，厚度例如分别为6μm、7μm～10μm、6μm～10μm左右的外延层。 
在p型半导体硅基板11上设置第一n型半导体层21，在第一n型半导体层21上设置第二n型半导体层22，在第二n型半导体层22上设置第三n型半导体层23。 
高浓度的n型(n+型)杂质区域31以从第一n型半导体层21到达p型半导体硅基板11的深度而被埋入。n型杂质区域31是在第一n型半导体层21和p型半导体硅基板11的界面(p型半导体硅基板11表面)扩散了杂质(例如锑(Sb))的区域，杂质浓度为1.0E19cm-3左右。n型杂质区域31也在第一p型半导体层21侧向上方扩散。 
第一p型(p+型)杂质区域以从第二n型半导体层22到达第一n型半导体层21的深度而被埋入。第一p型杂质区域41是在第一n型半导体层21和第二n型半导体层22的界面(第一n型半导体层21表面)高浓度地扩散了杂质(硼(B))的区域，杂质浓度例如为1.0E18cm-3左右。第一p型杂质区域41也在第二n型半导体层22侧向上方扩散。通过n型杂质区域31，防止第一p型杂质区域41的下方朝p型半导体硅基板11过度扩散。 
另外，n型杂质区域31可以防止由接地电位的p型半导体硅基板11及与其相比电位(漏极电位)高的第一p型杂质区域41和它们所夹持的第一n型半导体层21产生的寄生双极性动作(寄生バイポ一ラ動作)。 
第二p型(p-型)杂质区域42以从第三n型半导体层23到达第二n型半导体层22的深度而被埋入。第二p型杂质区域42是在第二n型半导体层22和第三n型半导体层23的界面(第二n型半导体层22表面)低浓度地扩散了杂质(硼)的区域，杂质浓度例如为1.0E16cm-3左右。p型杂质区域42也在第三n型半导体层23侧向上方扩散。 
第三p型(p-型)杂质区域43设置在第三n型半导体层23。第三p型杂质区域43是在第三n型半导体层23表面低浓度地扩散了杂质(硼，杂质浓度例如为1.0E16cm-3左右)的区域。第三p型杂质区域43的底部与第二p型杂质区域42的上部相接。 
由第二p型杂质区域42和第三p型杂质区域43形成p型阱区域W。第二p型杂质区域42的上面与第三p型杂质区域43相接，底面与第一p型杂质区域41相接。通过第二p型杂质区域42，p型阱区域W底部的p型杂质浓度的降低被抑制。 
另外，p型阱区域W与第一p型杂质区域41一起构成形成在元件区域 E的MOSFET的漏极区域。 
导电区域44设置在p型阱区域W的外侧，是具有深度为从第三n型半导体层23表面到达第一p型杂质区域41的高浓度的p型(p+型)杂质区域。导电区域44成为与构成漏极区域的第一p型杂质区域41连接并将其引出到第三n型半导体层23表面的导电路径。导电区域44的杂质浓度例如为1.0E18cm-3左右。 
在p型阱区域W的表面(第二p型杂质区域42表面)形成元件区域E。在元件区域E例如形成沟槽结构的MOSFET。 
MOSFET将p型阱区域W和第一p型杂质区域41作为漏极区域，并在第三p型杂质区域43表面设置作为n型杂质区域的沟道层54。在沟道层54的外周设置扩散了高浓度n型杂质的护圈53。向元件区域E施加反向偏压的情况下，护圈53缓和从沟道层54向第三p型半导体层区域43扩展的耗尽层端部的曲率。另外，本实施方式的元件区域E是指MOSFET的形成区域，以到护圈53的区域作为该区域。 
沟槽57贯通沟道层54直至到达第三p型杂质区域43。通常，沟槽57在第三n型半导体层23表面图案中构图为格子状或带状。 
在沟槽57的内壁设置栅极氧化膜61。栅极氧化膜61的膜厚根据MOSFET的驱动电压而设为数百 
Figure G2009101285286D00071
左右。另外，在沟槽57内部埋设导电材料来设置栅极电极63。导电材料例如为多晶硅，为了谋求低电阻化，例如在该多晶硅中导入p型杂质。 
源极区域65是在与沟槽57邻接的沟道层54表面注入了高浓度的p型杂质的扩散区域。另外，在邻接的源极区域65之间的沟道层54表面，设置高浓度的n型杂质的扩散区域即体区域64，使基板的电位稳定。由此，由邻接的沟槽57包围的部分成为MOS晶体管的一个单元，多个这样单元聚集而构成MOSFET的元件区域E。 
栅极电极63上由层间绝缘膜66覆盖。源极电极67是将铝(Al)等金属层构图为所希望的形状的金属电极。源极电极67覆盖在元件区域E上而设置，经由层间绝缘膜66之间的接触孔与源极区域65及体区域64连接。 
栅极电极63利用多晶硅层等导电材料引出到元件区域E外的第三n型半导体层23上，并与栅极焊盘电极(未图示)连接。 
漏极区域68与源极电极67设置在同一主面侧，与导电区域44接触。 
图2是表示本实施例的从第三杂质区域43表面到p型半导体硅基板11的杂质浓度分布曲线的图。实线是本实施例的杂质浓度分布曲线，为了进行比较，以虚线表示现有结构中的基板的杂质浓度分布曲线。 
横轴是距离第三n型半导体层23表面的深度，纵轴是第一p型杂质区域41、p型阱区域W(第二p型杂质区域42和第三p型杂质区域43)、n型杂质区域31及p型半导体硅基板11的杂质浓度。 
在现有结构中，在p型阱区域W′的底部，杂质浓度降低，例如在距离表面4.5μm左右的深度降低到1E14cm-3左右。确保规定耐压的p型阱区域的杂质浓度需要为例如1E16cm-3左右。另外，为了确保耐压，需要在p型阱区域内扩展足够的耗尽层。 
但是，在图2所示的现有结构的情况下，仅在从表面至2μm左右的深度能够得到所希望的杂质浓度。 
另一方面，为了补偿杂质的低浓度区域L(圆圈部分)，也可考虑通过热处理使高浓度杂质区域即p型埋入区域向上方扩散的方法。但是，尽管通过上方扩散可以补偿杂质浓度的急剧降低，但由于形成埋入区域的硼的扩散系数大，高浓度杂质区域过度爬升，其结果是，存在能够确保所希望的耐压的杂质浓度的区域变窄的问题。 
另外，为了补偿杂质浓度的降低，也可考虑在低浓度区域L进行离子注入，但存在如下问题：即使在例如距离表面4.5μm的深度使用高加速能量也难以进行离子注入。 
本实施例中，在第一p型杂质区域41(相当于现有的埋入区域113)上设置第二p型杂质区域42，在其上设置第三p型杂质区域43，由两者形成p型阱区域W，通过第二p型杂质区域42能够补偿第三p型杂质区域43(相当于现有的p型阱区域W′)底部的杂质浓度的降低。 
因此，根据本实施例，如实线所示，从表面到深度6μm左右，可以将适合于确保耐压的杂质浓度维持在大致均匀的状态(在杂质浓度分布曲线中大致平的形状)。由此，可以确保用于确保耐压的足够且大致均匀的杂质浓度和p型阱区域W的深度，可以进一步提高耐压。 
参照图3～图9，说明本发明的绝缘栅型半导体装置的制造方法。 
第一工序(图3)：准备p型半导体基板，在表面扩散高浓度n型杂质，并在所述半导体基板上形成第一n型半导体层的工序。 
准备p型半导体硅基板11(杂质浓度为1.0E15cm-3～1.0E16cm-3左右)，在表面设置所希望的区域开口的掩模，并导入高浓度(1.0E19cm-3左右)的n型杂质(例如锑(Sb))31′(图3(A))。 
之后，进行杂质的扩散而形成n型杂质区域31′。进一步，在p型半导体硅基板11上例如通过外延生长等形成第一n型半导体层21。第一n型半导体层21的杂质浓度例如为4.0E15cm-3左右(电阻率＝1.2Ω·cm)，厚度例如为6μm。n型杂质31′向上方和下方稍微扩散(图3(B))。 
第二工序(图4)：在第一n型半导体层表面注入高浓度的第一p型杂质，在所述第一n型半导体层上形成第二n型半导体层的工序。 
在第一n型半导体层21的表面形成 
Figure G2009101285286D00091
左右的热氧化膜(未图示)，设置所希望的区域开口的掩模M，并离子注入高浓度(1.0E18cm-3左右)的第一p型杂质(例如硼)41′。离子注入条件例如是剂量为1E15cm-2，注入能量为160KeV(图4(A))。 
之后，在第一n型半导体层21上例如通过外延生长等形成第二n型半导体层22。第二n型半导体层22的杂质浓度例如为4.0E15cm-3左右(电阻率＝1.2Ω·cm)，厚度例如为7μm～10μm。第一p型杂质41′向上方和下方稍微扩散(图4(B))。 
第三工序(图5)：在第二n型半导体层表面注入第二p型杂质，在第二p型杂质区域的外侧注入第一导电区域形成杂质，在第二n型半导体层上形成第三n型半导体层的工序。 
在第二n型半导体层22的表面形成 
Figure G2009101285286D00092
左右的热氧化膜(未图示)，分别设置所希望的区域开口的新掩模，离子注入杂质浓度为1.0E16cm-3左右的第二p型杂质(例如硼)42′。离子注入条件是剂量为1.0E13cm-2，注入能量例如为160KeV(图5(A))。 
另外，在第二p型杂质42′的注入区域的外侧，离子注入p型第一导电区域形成杂质(例如硼)441′。离子注入条件例如是剂量为1E15cm-2，注入能量为160KeV(图5(B))。 
之后，在第二n型半导体层22上例如通过外延生长等形成第三n型半导体层23。第三n型半导体层23的杂质浓度例如为4.0E15cm-3左右(电阻率＝1.2Ω·cm)，厚度例如为6～10μm。第二p型杂质42′、第一导电区域形成杂质441′向上方和下方稍微扩散(图5(C))。 
第四工序(图6)：在第三n型半导体层表面的所希望的区域注入第三p型杂质，在第三p型杂质区域的外侧注入第二导电区域形成杂质的工序。 
在第三n型半导体层23的表面形成 
Figure G2009101285286D00101
左右的热氧化膜(未图示)，设置所希望的区域开口的新掩模，离子注入杂质浓度为1.0E16cm-3左右的第三p型杂质(例如硼)43′。离子注入条件例如是剂量为1.0E13cm-2，注入能量为160KeV。 
另外，在第三p型杂质43′的注入区域的外侧，离子注入高浓度(1.0E18cm-3左右)的p型第二导电区域形成杂质442′。离子注入条件例如是剂量为1.0E15cm-2，注入能量为160KeV。 
第五工序(图7)：通过热处理扩散第一p型杂质～第三p型杂质、第一导电区域形成杂质及第二导电区域形成杂质，分别形成以下区域的工序：以从第一n型半导体层到达半导体基板的深度而被埋入的n型杂质区域；以从第二n型半导体层到达第一n型半导体层的深度而被埋入的高浓度的第一p型杂质区域；以从第三n型半导体层到达第二n型半导体层的深度而被埋入的第二p型杂质区域；设置在第三n型半导体层并与第二p型杂质区域相接的第三p型杂质区域；在第二及第三p型杂质区域的外侧从第三n型半导体层表面到达第一p型杂质区域的导电区域。 
进行热处理(例如1230℃、4小时)，分别扩散注入的第一p型杂质41′、第二p型杂质42′、第三p型杂质43′、第四p型杂质44′。由此，分别形成n型杂质区域31、第一p型杂质区域41、第二p型杂质区域42、第三p型杂质区域43。另外，扩散第一导电区域形成杂质441′和第二导电区域形成杂质442′。向上下扩散的两个区域的一部分重叠，形成从第三n型半导体层23表面到达第一p型杂质区域41的导电区域44。 
n型杂质区域31以从第一n型半导体层21到达p型半导体硅基板11的深度而被埋入，并抑制寄生双极性动作。 
第一p型杂质区域41以从第二n型半导体层22到达第一n型半导体层21的深度而被埋入，第二p型杂质区域42以从第三n型半导体层23到达第二n型半导体层22的深度而被埋入。另外，第三p型杂质区域43设置在第三n型半导体层23，其底部与第二p型杂质区域42相接。 
由第二p型杂质区域42和第三p型杂质区域43形成p型阱区域W。另外，第一p型杂质区域41与p型阱区域W一起构成之后形成的MOSFET 的漏极区域。 
在第二p型杂质区域42和第三p型杂质区域43的外侧形成的导电区域44成为将漏极电流引出到基板表面的导电路径。 
这样，在本实施例中，将形成p型阱层W的n型半导体层分为第二n型半导体层22和第三n型半导体层23，在第二n型半导体层22表面注入第二p型杂质42′，在第三n型半导体层23表面注入第三p型杂质43′。 
然后，通过热处理使它们扩散，从而由第二p型杂质42′和第三p型杂质43′形成p型阱区域。在第三p型杂质区域43和第一p型杂质区域41之间，能够形成与它们的上部和下部重叠的第二p型杂质区域42，所以能够抑制阱层W底部的杂质浓度的降低。 
进一步，由于通过一次热处理能够同时形成各个区域，所以可以谋求缩短制造工序及制造工序所需的时间。由于能够减少制造工序中的全部的热处理，因此高浓度的第一p型杂质区域41的扩散被抑制。即，能够抑制在基板水平方向的扩散(横向扩散)，能够缩小半导体装置的尺寸。 
第六工序(图8)：在第三p型杂质区域表面形成绝缘栅型半导体元件区域的工序。 
在p型阱区域W(第三p型杂质区域43)的表面设置氧化膜(未图示)等构成的掩模，注入并扩散高浓度(1.0E17cm-3左右)的n型杂质而形成护圈53。另外，在护圈53的内侧注入n型杂质(例如磷(P))(例如剂量：1.0E13cm-2左右、注入能量：140KeV)后，进行扩散而形成沟道层54(杂质浓度：2.0E16cm-3)(图8(A))。 
在元件区域周边形成LOCOS氧化膜55后，在整个面上通过CVD法生成NSG(Non-doped Silicate Glass：未掺杂硅玻璃)的CVD氧化膜，设置所希望的开口部并形成用于形成沟槽的掩模，通过CF类和HBr类气体干蚀刻基板。由此，形成贯通沟道层54直至到达第三p型杂质区域43的沟槽57。 
进行模拟氧化(ダミ一酸化)而在沟槽57内壁和沟道层54表面形成模拟氧化膜(未图示)，除去干蚀刻时的蚀刻损伤。利用氢氟酸等氧化膜蚀刻剂同时除去通过该模拟氧化而形成的模拟氧化膜和CVD氧化膜。由此，能够形成稳定的栅极氧化膜。另外，通过在高温下进行热氧化，可以在沟槽57开口部倒圆角，也具有避免在沟槽57开口部的电场集中的效果。之后， 形成栅极氧化膜61。即，将整个面热氧化，根据阈值形成膜厚为数百 
Figure G2009101285286D00121
的栅极氧化膜61。 
进一步，在整个面堆积非掺杂的多晶硅层(未图示)，注入并扩散(杂质浓度：1E19cm-3左右)的p型杂质(硼等)来谋求高导电率。另外，也可以堆积预先掺杂了p型杂质的多晶硅层。以无掩模的方式干蚀刻在整个面上堆积的多晶硅层，并由埋入到沟槽57内的多晶硅层形成栅极电极63(图8(B))。 
之后，分别设置新的抗蚀剂掩模(未图示)，选择性地进行p型杂质(例如硼)的离子注入和n型杂质(例如砷)的离子注入。 
之后，通过CVD法在整个面堆积BPSG(Boron Phosphorus SilicateGlass：硼磷硅玻璃)层66a，在基板表面扩散注入的p型杂质和n型杂质，在与沟槽57邻接的沟道层54表面形成p+型源极区域65，在相邻的源极区域65之间的基板表面形成n型体区域64(图9(A))。 
利用抗蚀剂掩模蚀刻BPSG膜66a，至少在栅极电极63上剩余层间绝缘膜66。绝缘膜66覆盖沟槽57开口部，例如设置为 
Figure G2009101285286D00122
左右的厚度(图9(B))。 
第七工序：形成与绝缘栅型半导体元件区域连接的第一电极及第二电极、与导电区域连接的第三电极的工序。 
之后，在整个面溅射金属层(例如Al/Si层)。膜厚例如为2μm左右。金属层构图为所希望的配线形状，形成与源极区域65连接的源极电极67。 
另外，形成与导电区域44接触的漏极电极68。另外，在此省略图示，但与栅极电极63连接的栅极焊盘电极也通过同一金属层的构图而形成。由此，得到图1所示的最终结构。 

Claims (8)

1.一种绝缘栅型半导体装置，其特征在于，具有：
p型半导体基板；
设置在该半导体基板上的第一n型半导体层；
设置在该第一n型半导体层上的第二n型半导体层；
设置在该第二n型半导体层上的第三n型半导体层；
以从所述第一n型半导体层到达所述半导体基板的深度而被埋入的高浓度n型杂质区域；
以从所述第二n型半导体层到达所述第一n型半导体层的深度而被埋入的高浓度的第一p型杂质区域；
以从所述第三n型半导体层到达所述第二n型半导体层的深度而被埋入的第二p型杂质区域；
设置在所述第三n型半导体层且与所述第二p型杂质区域相接的第三p型杂质区域；
设置在所述第三p型杂质区域表面的绝缘栅型半导体元件区域；
在所述第二p型杂质区域及第三p型杂质区域的外侧，设置深度为从所述第三n型半导体层表面到达所述第一p型杂质区域的p型导电区域；
与所述绝缘栅型半导体元件区域连接的第一电极及第二电极；
与所述p型导电区域连接的第三电极。
2.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第二p型杂质区域和所述第三p型杂质区域，相比所述第一p型杂质区域，杂质浓度为低浓度。
3.如权利要求2所述的绝缘栅型半导体装置，其特征在于，所述第二p型杂质区域和所述第三p型杂质区域具有相同的杂质浓度。
4.如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第二p型杂质区域与所述第一p型杂质区域相接。
5.一种绝缘栅型半导体装置的制造方法，其特征在于，具有以下工序：
准备p型半导体基板，在表面扩散高浓度的n型杂质，并在所述半导体基板上形成第一n型半导体层的工序；
在该第一n型半导体层表面注入高浓度的第一p型杂质，在所述第一n型半导体层上形成第二n型半导体层的工序；
在该第二n型半导体层表面注入第二p型杂质，在该第二p型杂质区域的外侧注入第一p型导电区域形成杂质，在所述第二n型半导体层上形成第三n型半导体层的工序；
在该第三n型半导体层表面的所希望的区域注入第三p型杂质，在该第三p型杂质区域的外侧注入第二p型导电区域形成杂质的工序；
通过热处理扩散所述第一p型杂质～第三p型杂质及第一p型导电区域形成杂质、第二p型导电区域形成杂质，并分别形成如下区域的工序：以从所述第一n型半导体层到达所述半导体基板的深度而被埋入的n型杂质区域；以从所述第二n型半导体层到达所述第一n型半导体层的深度而被埋入的高浓度的第一p型杂质区域；以从所述第三n型半导体层到达所述第二n型半导体层的深度而被埋入的第二p型杂质区域；设置在所述第三n型半导体层并与所述第二p型杂质区域相接的第三p型杂质区域；在所述第二p型杂质区域及第三p型杂质区域的外侧，从所述第三n型半导体层表面到达所述第一p型杂质区域的p型导电区域；
在所述第三p型杂质区域表面形成绝缘栅型半导体元件区域的工序；
形成与所述绝缘栅型半导体元件区域连接的第一电极及第二电极，与所述p型导电区域连接的第三电极的工序。
6.如权利要求5所述的绝缘栅型半导体装置的制造方法，其特征在于，所述第二p型杂质区域和所述第三p型杂质区域，相比所述第一p型杂质区域，杂质浓度形成为低浓度。
7.如权利要求6所述的绝缘栅型半导体装置的制造方法，其特征在于，所述第二p型杂质区域和所述第三p型杂质区域形成为相同的杂质浓度。
8.如权利要求5所述的绝缘栅型半导体装置的制造方法，其特征在于，所述第二p型杂质区域与所述第一p型杂质区域相接。
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C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110119

Termination date: 20130316