KR101097982B1 - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 장채널을 갖는 고전압용 BiMOS 트랜지스터에서 발생하는 커런트 리버스 현상과 문턱전압이 크게 증가하는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명에서는 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판에 형성된 접합영역과, 상기 게이트 전극의 하부에 상기 접합영역과 반대 타입의 불순물 이온이 주입되어 형성된 제1 드리프트 영역을 포함하는 반도체 소자 및 그 제조방법을 제공한다.

BiMOS, 고전압용 트랜지스터, 십자형, 드리프트 영역, 장채널, 단채널

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자를 도시한 평면도.

도 2는 도 1에 도시된 'A-A' 절취선을 따라 도시한 단면도.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 웰

11 : N^- 드리프트

12a, 12b : P^- 드리프트

13 : 필드 산화막

14 : 게이트 절연막

15 : 폴리 실리콘막

16 : 게이트 전극

17 : N⁺ 접합영역

18 : P⁺ 접합영역

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 40V 이상의 항복전압(Break Voltage, BV)을 갖는 방향성(directional) 구조의 고전압용 BiMOS(Bipolar Metal Oxide Semiconductor) 트랜지스터 및 그 제조방법에 관한 것이다.

일반적으로, 0.18㎛급에서 40V 이상의 항복전압을 갖기 위해 고전압용 BiMOS 트랜지스터는 2㎛ 이상의 장채널(long channel)을 갖는다. 그러나, 이러한 고전압용 BiMOS 트랜지스터에서는 문턱전압(threshold Voltage)이 높게 설정되는 한편, 유효 채널 길이(effective channel length)를 기준으로 하여 채널 길이(channel length)가 어느 정도 이상 길어지는 경우, 드레인 영역과 소오스 영역을 흐르는 전류의 양이 단채널(short channel)보다 작아지는 커런트 리버스(current reverse) 현상이 발생하게 된다. 이로 인하여, 설계자가 회로 설계시 스파이스(spice)와 일렉트리컬 파라미터(electrical parameters)를 정확하게 파악하여 설정할 수 없는 문제가 발생한다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 장채널을 갖는 고전압용 BiMOS 트랜지스터에서 발생하는 커런트 리버스 현상과 문턱전압이 크게 증가하는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 채널영역을 흐르는 전류의 양을 선택적으로 조절하여 단위 면적당 전류 특성(performance)을 높힐 수 있는 반도체 소자 및 그 제조방법을 제공하는데 다른 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 십자형으로 형성된 게이트 전극과, 상기 게이트 전극의 각 모서리 부위로 노출된 상기 기판에 각각 하나씩 형성된 접합영역을 포함하는 반도체 소자를 제공한다.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판에 형성된 접합영역과, 상기 게이트 전극의 하부에 상기 접합영역과 반대 타입의 불순물 이온이 주입되어 형성된 제1 드리프트 영역을 포함하는 반도체 소자를 제공한다.

또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 웰을 형성하는 단계와, 상기 웰 내의 소정 영역에 제1 드리프트 영역을 형성하는 단계와, 상기 제1 드리프트 영역 사이에 상기 제1 드리프트 영역과 반대 타입 의 불순물 이온을 주입시켜 제2 드리프트 영역을 형성하는 단계와, 상기 제2 드리프트 영역을 덮도록 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 제1 드리프트 영역 내에 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

실시예

도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 고전압용 BiMOS 트랜지스터의 평면도이고, 도 2는 도 1에 도시된 'A-A' 절취선을 따라 도시한 단면도이다. 여기서는, 설명의 편의를 위해 일례로 NMOS 트랜지스터를 도시하였다.

도 1 및 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자는 십자형(+)을 갖도록 반도체 기판(미도시) 상에 형성된 게이트 전극(16)과, 게이트 전극(16)의 하부의 기판 내에 게이트 전극(16)의 형태를 따라 서로 나란한 방향으로 일정한 간격을 두고 이격된 복수의 P^- 드리프트 영역(drift region, 12b)과, 게이트 전극(16)의 상하부 좌우측 각 모서리 부위에 각각 하나씩 형성된 N⁺ 접합영역(17)을 포함한다.

P^- 드리프트 영역(12b)(이하, 제1 드리프트 영역이라 함)은 각각 인접하게 형성된 N^- 드리프트 영역(11)(이하, 제2 드리프트 영역이라 함)과 일정한 간격(L)을 두고 이격되어 형성된다. 제2 드리프트 영역(11)은 접합영역의 깊이를 깊게하여 N⁺ 접합영역(17)에 가해지는 전계를 분산시켜 전계 집중에 의한 접합 항복전압(breakdown voltage)을 높이기 위하여 N⁺ 접합영역(17)을 감싸도록 형성된다.

제1 드리프트 영역(12b)은 N⁺ 접합영역(17)에 바이어스(bias)가 인가되는 경우 N⁺ 접합영역(17) 및 제2 드리프트 영역(11)에 도핑된 이온, 예컨대 인(Phosphorus, P), 비소(arsenic, As) 이온들이 채널 영역으로 확산되어 채널 길이가 유효 채널 길이 이하로 감소되는 것을 방지한다. 즉, 유효 채널 길이가 유지되도록 채널 길이를 고정시킨다. 이로써, 장채널에서 발생하는 커런트 리버스 현상을 방지할 수 있다.

또한, 제1 드리프트 영역(12b)을 통해 N⁺ 접합영역(17) 및 제2 드리프트 영역(11)이 채널영역으로 확산되는 것을 방지함으로써 확산에 의해 채널 길이가 감소하는 경우를 고려하여 채널 길이가 감소한 만큼 감소되는 문턱전압을 증가시키기 위하여 문턱전압 조절용 이온주입공정시 웰(10) 농도를 높게 가져가는 것을 방지할 수 있다. 이로써, 제1 드리프트 영역(12b) 간에 위치되는 채널 영역 중앙부에서의 웰(10) 농도를 일정하게 유지시켜줌으로써 문턱전압이 증가하는 것을 방지할 수 있다.

한편, 게이트 전극(16)은 전술한 바와 같이 십자형으로 형성되고, 그 상부 좌우측에는 각각 하나씩 총 4개의 N⁺ 접합영역(17)이 형성된다. 그리고, 금속배선 공정을 선택적으로 실시하여 N⁺ 접합영역(17)들 중 소오스 영역 또는 드레인 영역으로 사용될 접합영역을 적절히 선택한다. 이로써, 드레인 영역에서 소오스 영역으로 흐르는 전류의 양을 선택적으로 조절할 수 있다. 예컨대, 드레인 영역에서 소오스 영역으로 흐르는 전류의 양을 작게 가져가고자 하는 경우 금속배선 공정을 통해 상부에서 좌측에 형성된 N⁺ 접합영역을 소오스 영역으로 하고, 나머지 N⁺ 접합영역을 드레인 영역으로 사용하면 된다.

부가적으로, 본 발명의 바람직한 실시예를 방향성 BiMOS 트랜지스터로 사용하는 경우, 금속배선 공정을 실시하여 4개의 N⁺ 접합영역 중 임의의 두개의 N⁺ 접합영역을 소오스 영역으로 사용하고, 임의의 두개의 N⁺ 접합영역을 드레인 영역으로 사용하면 된다.

이하, 도 2에 도시된 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도 3 내지 도 6을 참조하여 설명하기로 한다. 도 3 내지 도 6에는 NMOS 트랜지스터만 도시되어 있으나, 이하에서는 이해를 돕고자 CMOS 트랜지스터 제조방법으로 설명하기로 한다.

먼저, 도 3에 도시된 바와 같이, 기판(미도시) 내에 확산(diffusion)공정 또는 이온주입(ion implantation)공정을 실시하여 NMOS 영역에 고전압용 N-웰 (HNWELL, 미도시)를 형성하고, PMOS 영역에 고전압용 P-웰(HPWELL, 10)을 형성한다. 이때, 확산 공정은 선증착(pre-deposition) 단계와 드라이브 인(drive-in) 단계로 이루어지며, 선증착은 일정량의 N형 또는 P형 불순물을 기판의 표면에 주입시키는 단계이고, 드라이브 인은 기판의 표면에 선증착된 불순물의 양을 온도와 공정시간을 조절하여 최종 접합깊이와 농도 분포를 얻도록 하는 단계이다. 한편, 이온주입공정은 불순물 원자를 이온 상태로 가속시켜서 기판에 직접 주입하는 방식이다. 물론, 이온주입공정에서도 확산공정에서와 같이 열처리 공정을 이용한 드라이브 인 단계를 실시할 수도 있다.

이어서, N형 또는 P형 불순물 이온을 이용한 확산공정 또는 이온주입공정을 실시하여 N-웰과 P-웰(10) 내의 소정 영역에 각각 N^- 드리프트 영역(11)과 P- 드리프트 영역(12a, 12b)을 형성한다. 이때, P-웰 내에 형성되는 P^- 드리프트 영역(12b)은 십자형으로 N^- 드리프트 영역(11)과 일정 간격(L)으로 이격되도록 채널영역에 형성된다. 또한, N-웰 내에 형성되는 N^- 드리프트 영역은 NMOS 영역에서 게이트 전극(16)의 하부에 십자형으로 형성되는 P^- 드리프트 영역(12b)과 동일한 형태로 형성된다.

한편, P^- 드리프트 영역(12a)은 PMOS 영역과 NMOS 영역을 전기적으로 분리시키는 소자 분리용으로 기능하기도 한다.

이어서, 도 4에 도시된 바와 같이, LOCOS(LOCal Oxidation of Silicon) 공정을 실시하여 기판의 소정 영역에 액티브 영역(active region))과 필드 영역(fild region)을 정의하는 필드 산화막(13)을 형성한다. 한편, LOCOS 공정 대신에 STI(Shallow Trench Isolation) 공정 또는 DTI(Deep Trench Isolation) 공정을 실시하여 액티브 영역과 필드 영역을 정의하는 소자 분리막을 형성할 수도 있다. 이경우, 소자 분리용으로 기능하는 P- 드리프트 영역(12a)은 형성하지 않을 수도 있다.

이어서, 도 5에 도시된 바와 같이, PMOS 영역과 NMOS 영역의 채널 영역에 각각 문턱전압 조절용 이온주입공정을 실시한다.

이어서, 산화공정을 실시하여 PMOS 영역과 NMOS 영역에 게이트 절연막(14)을 형성한다. 이때, 산화공정은 수증기와 같은 산화기체 내에서 실리콘 기판을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다.

이어서, 게이트 절연막(14) 상에 도전막으로 폴리 실리콘막(15)을 증착한다. 이때, 폴리 실리콘막(15)은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다. 예컨대, 언도프트 실리콘막의 경우에는 SiH₄를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 한편, 도프트 실리콘막의 경우에는 SiH₄에 PH₃, PCl₅, BCl₃ 또는 B₂H ₆를 혼합시킨 기체를 이용하여 LPCVD 방 식으로 증착한다.

한편, 폴리 실리콘막(15) 상부에는 텅스텐층(또는, 텅스텐 실리사이드층)(미도시)이 더 형성될 수도 있다.

이어서, 포토리소그래피(photlithography) 공정을 실시하여 폴리 실리콘막(15)과 게이트 절연막(14)을 식각하여 PMOS 영역과 NMOS 영역에 각각 게이트 전극(16)을 형성한다.

이어서, 도 6에 도시된 바와 같이, 소오스/드레인 이온주입공정을 실시하여 PMOS 영역과 NMOS 영역에서 각 게이트 전극(16)으로 노출된 드리프트 영역(11) 내에 접합영역(17)을 형성한다. 이로써, PMOS 영역의 P^- 드리프트 영역(미도시) 내에는 P⁺ 접합영역(미도시)이 형성되고, NMOS 영역의 N^- 드리프트 영역(11) 내에는 N+ 접합영역(17)이 형성된다. P⁺ 또는 N⁺ 접합영역(17)은 각각 소오스 영역 또는 드레인 영역으로 기능한다.

한편, 미설명된 참조부호 '18'은 NMOS 영역에서 형성된 P⁺ 접합영역과 동시에 형성되는 접합영역으로서, 소자 분리 기능을 수행한다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.

첫째, 본 발명에서는 게이트 전극 하부의 양측부에 각각 접합영역과 서로 다른 타입(type)의 불순물 이온을 주입시켜 게이트 전극과 나란한 방향으로 드리프트 영역을 형성함으로써 접합영역에 바이어스가 인가되는 경우 접합영역에 도핑된 이온들이 채널 영역으로 확산되어 채널 길이가 유효 채널 길이 이하로 감소되는 것을 방지한다. 이를 통해, 장채널 트랜지스터에서 발생하는 커런트 리버스 현상을 방지할 수 있다. 또한, 드리프트 영역 간에 위치되는 채널 영역 중앙부에서의 기판, 즉 웰 농도를 일정하게 유지시켜 이 부위에서 문턱전압이 증가하는 것을 방지할 수 있다.

둘째, 본 발명에서는 십자형(+)을 갖도록 기판 상에 형성된 게이트 전극을 형성하고, 게이트 전극의 상하부 좌우측에 각각 하나씩 총 4개의 접합영역을 형성하며, 금속배선 공정을 통해 접합영역들 중 소오스 영역 또는 드레인 영역으로 사용될 접합영역을 적절히 선택함으로써 드레인 영역에서 소오스 영역으로 흐르는 전류의 양을 선택적으로 조절할 수 있다.

Claims (20)

1. 기판 상에 십자형으로 형성된 게이트 전극;

   상기 게이트 전극에 의하여 구분되는 사분면의 각 영역에 노출된 상기 기판에 각각 하나씩 형성된 접합영역; 및

   상기 접합영역을 각각 감싸도록 형성되어서 상기 접합영역의 깊이를 깊게하는 제2 드리프트 영역;을 포함하는 반도체 소자.
2. 삭제
3. 제 1 항에 있어서,

   상기 제2 드리프트 영역과 일정한 간격으로 이격되도록 상기 게이트 전극의 하부에 서로 나란한 방향으로 상기 제2 드리프트 영역과 반대 타입의 불순물 이온이 주입되어 형성되는 복수의 드리프트 영역으로 구성된 제1 드리프트 영역을 더 포함하는 반도체 소자.
4. 제 1 항에 있어서,

   상기 접합영역과 일정 간격으로 이격되도록 상기 게이트 전극의 하부에 서로 나란한 방향으로 상기 접합영역과 반대 타입의 불순물 이온이 주입되어 형성되는 복수의 드리프트 영역으로 구성된 제 1 드리프트 영역을 더 포함하는 반도체 소자.
5. 제 3 항 또는 제 4 항에 있어서,

   상기 제1 드리프트 영역은 상기 게이트 전극과 나란한 방향으로 형성된 반도체 소자.
6. 제 3 항 또는 제 4 항에 있어서,

   상기 제1 드리프트 영역은 십자형으로 형성된 반도체 소자.
7. 기판 상에 형성된 게이트 전극;

   상기 게이트 전극의 양측으로 노출된 상기 기판에 형성된 접합영역; 및

   상기 게이트 전극의 하부에 상기 접합영역과 반대 타입의 불순물 이온이 주입되어 형성되는 복수의 드리프트 영역으로 구성된 제1 드리프트 영역; 을 포함하는 반도체 소자.
8. 제 7 항에 있어서,

   상기 제1 드리프트 영역은 상기 게이트 전극과 나란한 방향으로 형성된 반도체 소자.
9. 제 7 항 또는 제 8 항에 있어서,

   상기 제1 드리프트 영역은 상기 접합영역과 일정 간격으로 이격되어 형성된 반도체 소자.
10. 제 7 항에 있어서,

    상기 접합영역을 감싸도록 형성된 제2 드리프트 영역을 더 포함하는 반도체 소자.
11. 제 10 항에 있어서,

    상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 반대 타입의 불순물 이온으로 주입되어 형성된 반도체 소자.
12. 제 10 항 또는 제 11항에 있어서,

    상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 일정 간격으로 이격되어 형성된 반도체 소자.
13. 제 7 항에 있어서,

    상기 게이트 전극은 십자형으로 형성된 반도체 소자.
14. 제 13 항에 있어서,

    상기 제1 드리프트 영역은 십자형으로 상기 게이트 전극과 나란한 방향으로 형성된 반도체 소자.
15. 제 13 항 또는 제 14 항에 있어서,

    상기 접합영역은 십자형 상기 게이트 전극에 의하여 구분되는 사분면의 각 영역에 각각 하나씩 형성된 반도체 소자.
16. 기판 내에 웰을 형성하는 단계;

    상기 웰 내의 소정 영역에 제2 드리프트 영역을 형성하는 단계;

    상기 제2 드리프트 영역 사이에 상기 제2 드리프트 영역과 반대 타입의 불순물 이온을 주입시켜 복수의 드리프트 영역으로 구성된 제1 드리프트 영역을 형성하는 단계;

    상기 제1 드리프트 영역을 덮도록 상기 기판 상에 게이트 전극을 형성하는 단계; 및

    상기 제2 드리프트 영역 내에 접합영역을 형성하는 단계;

    를 포함하는 반도체 소자의 제조방법.
17. 제 16 항에 있어서,

    상기 게이트 전극은 십자형으로 형성하는 반도체 소자의 제조방법.
18. 제 17 항에 있어서,

    상기 접합영역은 십자형 상기 게이트 전극에 의하여 구분되는 사분면의 각 영역에 각각 하나씩 형성하는 반도체 소자의 제조방법.
19. 제 16 항에 있어서,

    상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 일정 간격으로 이격되도록 형성하는 반도체 소자의 제조방법.
20. 제 16 항 또는 제 19 항에 있어서,

    상기 제2 드리프트 영역은 서로 일정 간격으로 이격되도록 형성하는 반도체 소자의 제조방법.

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