KR100923033B1 - 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법 - Google Patents

고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR100923033B1
KR100923033B1 KR1020070096440A KR20070096440A KR100923033B1 KR 100923033 B1 KR100923033 B1 KR 100923033B1 KR 1020070096440 A KR1020070096440 A KR 1020070096440A KR 20070096440 A KR20070096440 A KR 20070096440A KR 100923033 B1 KR100923033 B1 KR 100923033B1
Authority
KR
South Korea
Prior art keywords
trench
gate electrode
breakdown voltage
mos transistor
high breakdown
Prior art date
Application number
KR1020070096440A
Other languages
English (en)
Other versions
KR20080028313A (ko
Inventor
게이지 하야시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20080028313A publication Critical patent/KR20080028313A/ko
Application granted granted Critical
Publication of KR100923033B1 publication Critical patent/KR100923033B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

고내압 트랜지스터는, 반도체 기판에 형성된 트렌치에 설치된 게이트 전극, 게이트 전극의 양측에 게이트 전극으로부터 각각 소정의 간격을 두고 형성된 소스 및 드레인, 트렌치의 소스측 측벽과 트렌치의 드레인측 측벽을 따라 형성된 전계 완화층, 및 게이트 전극과 소스 사이와, 게이트 전극과 드레인 사이에 형성된 전계 완화층을 구비한다.
트렌치, 게이트 산화막, 고내압 트렌치 MOS 트랜지스터, 전계 완화층

Description

고내압 트렌치 ＭＯＳ 트랜지스터 및 그 제조 방법{HIGH WITHSTAND VOLTAGE TRENCHED MOS TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은, 고내압 (高耐壓) 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 액정 드라이버 등에 있어서, 트렌치 구조를 갖는 고내압 트랜지스터 및 그 제조 방법에 관한 것이다.
종래부터 고내압 MOS 트랜지스터로서 기능하는 반도체 장치가 제안되어 있다. 이 고내압 MOS 트랜지스터는, 도 15 에 나타내는 바와 같이, 실리콘 기판 (71) 에 소자 분리용 아이솔레이션 영역 (72) 과, 전계 완화층 (73) 이 형성되고, 게이트 산화막 (74) 을 개재시켜 전계 완화층 (73) 에 양단부에서 겹쳐지도록 게이트 전극 (75) 이 형성되어 있고, 게이트 전극 (75) 의 양측에, 게이트 전극 (75) 과 일정 거리를 두고, 이른바 오프셋 구조의 소스/드레인 영역 (76) 이 형성되어 있다. 이러한 구조의 고내압 MOS 트랜지스터에서는, 고내압을 확보하기 위해, 통상 게이트 길이 및 전계 완화층 (73) 이 어느 정도 크게 형성되어 있다.
이에 대하여, 고집적화를 도모하기 위해, 예를 들어 특허 문헌 1 (일본 공개특허공보 평4-251980호 (평성 4 년 (1992 년) 9 월 8 일 공개)) 에, 트렌치를 사용 한 고내압 MOS 트랜지스터가 제안되어 있다. 이 고내압 MOS 트랜지스터는, 도 16 에 나타내는 바와 같이, 먼저, N 형 반도체 기판 (50) 에 트렌치 (60) 를 형성하고, 트렌치 (60) 의 측면과 저면에 P 형-불순물 확산층 (61) 을 형성한다. 다음으로, 도 17 에 나타내는 바와 같이, 트렌치 (60) 의 저면을 더욱 깊이 파서 트렌치 (62) 를 형성한다. 그 후, 도 18 에 나타내는 바와 같이, 트렌치 (62) 의 측면과 저면의 표면층에, 예를 들어 열산화법에 의해 산화막 (63) 을 형성하고, 트렌치 (62) 를 포함하는 반도체 기판 (50) 상 전체면에 CVD 법을 이용하여 폴리실리콘막을 형성한다. 폴리실리콘막을, 포토리소그래피 및 에칭 기술에 의해 게이트 전극 (64) 으로 패터닝하고, P-LDD 용 저농도 확산층 (65) 을 형성하고, 게이트 전극 (64) 의 측벽에 사이드 월 (66) 을 형성하고, P 형 고농도 불순물 확산층 (67) 을 통상의 제조 방법에 의해 형성하고, 도 18 및 도 19 에 나타내는 P 형 고내압 MOS 트랜지스터를 얻는다.
얻어진 P 형 고내압 MOS 트랜지스터는, 트렌치 (62) 를 덮도록 게이트 전극 (64) 이 형성되어 있고, 게이트 전극 (64) 의 측벽에는 사이드 월 (66) 이 배치되어 있고, 이것에 인접하여 소스/드레인 영역이 되는 P 형 고농도 불순물층 (67) 이 배치되어 있고, P 형 고농도 불순물층 (67) 과 트렌치 (62) 의 주위에는 LOCOS 법에 의한 아이솔레이션 영역 (68) 이 형성되어 있고, 게이트 전극 (64) 과 아이솔레이션 영역 (68) 이 겹쳐지는 영역에 메탈 배선과 접속하기 위한 컨택트 영역 (69) 이 형성되어 있다.
이 고내압 MOS 트랜지스터에 의하면, 전계 완화층으로서 기능하는 P 형-불순 물 확산층 (61) 이 트렌치 (62) 의 측면에 형성되므로, 트랜지스터의 점유 면적을 축소할 수 있다. 그러나, 트렌치 (60) 를 형성한 후, 더욱 깊이 파서 트렌치 (62) 를 형성하기 때문에 공정이 복잡해져 제조 비용이 높아지고, 수율을 저하시킨다.
또, 게이트 전극 (64) 의 측벽에는 사이드 월 (66) 을 형성하고, 아이솔레이션 영역 (68) 에는 게이트 전극 (64) 과 메탈 배선의 컨택트 영역 (69) 을 형성할 필요가 있기 때문에, 그만큼 고내압 MOS 트랜지스터의 축소 효과가 감소한다.
이들 문제를 해결한 것으로서, 예를 들어 일본 공개특허공보 2004-39985호 (특허 문헌 2 (평성 16 년 (2004 년) 2 월 5 일 공개)) 는, 경사 방향을 따른 이온 주입에 의해 트렌치의 측벽에 드리프트 확산을 형성한 고내압 MOS 트랜지스터를 제안하고 있다. 이 고내압 MOS 트랜지스터는, 도 20 에 나타내는 바와 같이, 반도체 기판 (40) 에 트렌치 (41) 를 형성하고, 경사 방향을 따른 이온 주입에 의해 트렌치 (41) 의 측벽에 드리프트 확산층 (42) 을 형성한다. 그 경사 방향의 이온 주입시, 트렌치 (41) 의 저벽은 트렌치 (41) 의 개구부 가장자리의 음영이 되어 이온이 주입되지 않는다.
그 후, 도 21 에 나타내는 바와 같이, 트렌치 (41) 의 측벽과 저면에 게이트 산화막 (43) 을 형성하고, 트렌치 (41) 에 게이트 전극 (44) 을 매립하고, 이온 주입에 의해 고농도 불순물 확산층 (45), 층간 절연막 (46) 및 드레인·소스·게이트 전극 배선 (47) 을 형성하고, 도 21 에 나타내는 고내압 MOS 트랜지스터를 얻는다.
도 21 에 나타내는 고내압 MOS 트랜지스터는, 제조 방법이 간략화되고, 고집 적화되어 있지만, 게이트 전극 (44) 과 고농도 불순물 확산층 (45) 이 인접하고 있기 때문에, 게이트 전극 (44) 에 의한 전계의 영향을 받아 고내압 MOS 트랜지스터의 내압 (耐壓) 이 저하되어 고내압화가 곤란하다는 문제가 있다.
또한, 도 20 에 나타내는 바와 같이, 트렌치 (41) 의 측벽에 경사 방향으로 이온을 주입하여 드리프트 확산층 (42) 을 형성하기 때문에, 드리프트 확산층 (42) 을 형성하기 위한 이온 주입의 주입각 (θ) 으로 게이트 길이 (트렌치 (41) 의 폭) (a) 와 드리프트 확산층 (42) 의 길이 (b) 가 관련된다 (b=a/tanθ). 이 때문에, 트렌치 (41) 의 깊이가 정해지면 게이트 길이 (트렌치 (41) 의 폭) 가 일의적으로 정해진다. 따라서, 트랜지스터의 특성 편차의 영향이 큰 회로 (예를 들어 액정 드라이버의 출력 회로) 의 설계시에, 게이트 길이를 크게 하여 제조 공정의 가공 정밀도 편차의 영향을 작게 할 수 없다는 문제점이 생기고, 그러한 회로에서는 상기와 같은 축소화된 고내압 트랜지스터를 사용할 수 없게 된다.
본 발명의 목적은, 이들 문제점을 해결하여, 대폭적으로 축소화된 고내압 트랜지스터, 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 관련되는 고내압 트렌치 MOS 트랜지스터는, 상기 문제점을 해결하기 위해, 반도체 기판에 형성된 트렌치와, 상기 트렌치의 표면부에 형성된 게이트 산화막을 갖고, 상기 게이트 산화막 상의 트렌치 내에 형성된 게이트 전극을 갖고, 상기 게이트 전극의 양측에 인접하는 반도체 기판의 표면부에 형성된 제 1 전계 완화층을 갖고, 상기 게이트 전극을 갖는 영역의 트렌치의 측벽을 따라, 반도체 기판 중에 상기 제 1 전계 완화층에 접속하여 형성되는 제 2 전계 완화층을 갖고, 상기 게이트 전극부를 덮는 절연막을 가지며, 상기 게이트 전극의 양측에 형성된 제 1 전계 완화층의 표면부에 포함되어 형성되는 소스 및 드레인 영역을 갖는 것을 특징으로 한다.
본 발명에 관련되는 다른 고내압 트렌치 MOS 트랜지스터는, 상기 문제점을 해결하기 위해, 반도체 기판에 형성된 트렌치와, 상기 트렌치의 내벽에 형성된 게이트 산화막을 갖고, 상기 게이트 산화막을 개재시켜 트렌치 내와 상기 반도체 기판 상의 상기 트렌치에 인접하는 영역에 형성된 게이트 전극을 갖고, 상기 반도체 기판 상의 상기 게이트 전극의 양측에 형성된 사이드 월을 갖고, 상기 게이트 전극의 양측에 인접하는 반도체 기판의 표면부에 형성된 제 1 전계 완화층을 갖고, 상 기 게이트 전극을 갖는 트렌치의 측벽을 따라, 반도체 기판 중에 상기 제 1 전계 완화층에 접속하여 형성되는 제 2 전계 완화층을 가지며, 상기 게이트 전극의 양측에 형성된 상기 제 1 전계 완화층의 표면부에 포함되어 형성되는 소스 및 드레인 영역을 갖는 것을 특징으로 한다.
본 발명에 관련되는 또 다른 고내압 트렌치 MOS 트랜지스터는, 상기 문제점을 해결하기 위해, 반도체 기판에 형성된 트렌치와, 상기 트렌치의 내벽에 형성된 게이트 산화막을 갖고, 상기 게이트 산화막을 개재시켜 트렌치 내에 형성된 게이트 전극의 상면은, 상기 반도체 기판의 표면부보다 낮게 형성된 구조를 갖고, 상기 게이트 전극의 상면에 위치하고, 또한 상기 트렌치의 내벽을 따라 형성된 사이드 월을 갖고, 상기 게이트 전극의 양측에 인접하는 반도체 기판의 표면부에 형성된 제 1 전계 완화층을 갖고, 상기 게이트 전극이 배치되는 트렌치의 측벽을 따라, 반도체 기판 중에 상기 제 1 전계 완화층에 접속하여 형성되는 제 2 전계 완화층을 가지며, 상기 게이트 전극의 양측에 형성된 제 1 전계 완화층의 표면부에 포함되어 형성되는 소스 및 드레인 영역을 갖는 것을 특징으로 한다.
본 발명에 관련되는 고내압 트랜지스터의 제조 방법은, 상기 문제점을 해결하기 위해, 제 1 전도형 반도체 기판에 트렌치를 형성하여 CVD 산화막을 매립하는 공정, 레지스트를 마스크로 하여 트랜지스터 형성 영역의 상기 트렌치의 양측 측벽을 따라 제 2 전도형 이온을 주입하여 제 2 전계 완화층을 형성하는 공정, 상기 트랜지스터 형성 영역의 CVD 산화막을 상기 트렌치로부터 제거하여, 노출된 트렌치의 측벽과 저면의 반도체 기판에 게이트 산화막을 하는 공정, 게이트 전극을 상기 트 렌치 내에 매립하는 공정, 상기 게이트 전극을 원하는 폭으로 덮는 절연막을 형성하는 공정, 상기 절연막을 마스크로 하여 제 2 전도형 이온을 주입하여 제 1 전계 완화층을 형성하는 공정, 및 상기 절연막을 마스크로 하여 제 2 전도형 이온을 주입하고, 소스 영역 및 드레인 영역을 형성하는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
본 발명에 관련되는 고내압 트랜지스터 및 그 제조 방법에 의해, 내압을 저하시키지 않고, 고내압 트랜지스터를 대폭적으로 축소화할 수 있다.
(실시형태 1)
본 발명의 실시 형태에 대해 도 1 내지 도 14 에 기초하여 설명하면 이하와 같다.
도 1 은, 실시형태에 관련되는 고내압 트랜지스터 (1) 의 구성을 나타내는 평면도이고, 도 2 는, 도 1 에 나타나는 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 3 은, 도 1 에 나타나는 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 고내압 트랜지스터 (1) 는, 반도체 기판 (8) 의 표면에 수직인 방향으로부터 보아, 서로 평행하게 배치된 띠 형상의 CVD 산화막 (11) 을 구비하고 있다. 도 1 및 도 2 에 있어서 중앙에 배치된 CVD 산화막 (11) 을 절단하여 형성된 트렌치 (7) 에 게이트 전극 (4) 이 매립 되어 있다. 트렌치 (7) 의 저면 및 양측면과 반도체 기판 (8) 의 표면을 덮도록 게이트 산화막 (12) 이 형성되어 있다.
게이트 전극 (4) 의 양측에, 게이트 전극 (4) 으로부터 각각 소정의 간격을 두고 형성된 소스 (5) 및 드레인 (6) 이 반도체 기판 (8) 의 표면에 노출되어 형성되어 있다. 트렌치 (7) 의 소스 (5) 측의 측벽과 트렌치의 드레인 (6) 측의 측벽을 따라 전계 완화층 (2) 이 소정의 깊이로 형성되어 있다. 전계 완화층 (2) 은, 트렌치 (7) 의 저면에 가까운 깊이로부터 소스 (5) 또는 드레인 (6) 의 하측에 도달하는 깊이까지 트렌치 (7) 의 측벽을 따라 형성되어 있다. 게이트 전극 (4) 과 소스 (5) 사이와, 게이트 전극 (4) 과 드레인 (6) 사이에 전계 완화층 (3) 이 형성되어 있다. 전계 완화층 (3) 은, 전계 완화층 (2) 의 상면보다 깊은 위치까지 형성되어 있다. 전계 완화층 (3) 은, 소스 (5) 와 전계 완화층 (2) 사이 및 소스 (5) 의 하측에 걸쳐 형성되어 있고, 또 드레인 (6) 과 전계 완화층 (2) 사이 및 드레인 (6) 의 하측에 걸쳐 형성되어 있다. 전계 완화층 (2) 은, 전계 완화층 (3) 의 하측으로부터 소스 (5) 또는 드레인 (6) 을 향해 파고 들어가는 듯이 형성되어 있다.
전계 완화층 (2) 의 불순물 농도는 1×1016∼5×1017㎝-3 이고, 전계 완화층 (3) 의 불순물 농도는 1×1016∼5×1017㎝- 3 이다. 이와 같이, 전계 완화층 (2) 과 전계 완화층 (3) 의 불순물 농도는 동일하다.
CVD 산화막 (11) 은, 소자 분리를 위해 반도체 기판 (8) 에 매립되어 있다. 중앙의 CVD 산화막 (11) 에 인접하여 게이트 전극 (4) 이 매립되어 있다. 소스 (5) 및 드레인 (6) 은, 드레인/소스 확산이 되는 N 형 고농도 불순물 확산층에 의해 구성되어 있다. 반도체 기판 (8) 의 표면에 드레인/소스 확산이 되는 고농도 불순물을 이온 주입할 때 마스크로서 기능하는 절연막 (10) 이 게이트 전극 (4) 을 덮고 있다. 도 2 의 단면 Ⅰ-Ⅰ 의 방향은, 고내압 트랜지스터의 게이트 길이 방향이다. 도 3 의 단면 Ⅱ-Ⅱ 의 방향은, 고내압 트랜지스터의 게이트 폭 방향이다.
도 2 에 나타내는 고내압 트랜지스터의 게이트 길이 방향의 단면에 있어서, 트렌치 (7) 의 측벽과 저면을 열산화하여 게이트 산화막 (12) 이 형성되어 있다. 그 게이트 산화막 (12) 상에 게이트 전극 (4) 이 매립되어 있다. 게이트 전극 (4) 을 원하는 폭으로 절연막 (10) 이 덮고 있다. 절연막 (10) 양측의 반도체 기판 (8) 의 표면에 소스 (5) 및 드레인 (6) 이 형성되어 있다. 트렌치 (7) 의 측면에 전계 완화층 (2) 이 형성되어 있다. 전계 완화층 (3) 은, 소스 (5) 와 게이트 전극 (4) 사이, 및 소스 (5) 와 전계 완화층 (2) 사이에 형성되어 있고, 또, 드레인 (6) 과 게이트 전극 (4) 사이, 및 드레인 (6) 과 전계 완화층 (2) 사이에 형성되어 있다. 트렌치 (7) 의 저면에 채널 영역 (19) 이 형성되어 있다.
도 3 에 나타내는 트랜지스터의 게이트 폭 방향의 단면에 있어서, 게이트 전극 (4) 의 측면은 소자 분리를 위한 CVD 산화막 (11) 에 인접하고, 게이트 전극 (4) 을 원하는 폭으로 덮는 절연막 (10) 이 형성되어 있고, 게이트 전극 (4) 의 저면에 채널 영역 (19) 이 형성되어 있다.
도 4 는, 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도이다. 처음에, 도 4 에 나타내는 바와 같이 P 형 반도체 기판 (8) 에 소자 분리를 위해, 각각 깊이 0.3∼2㎛ 의 트렌치 (18) 를 형성하고, 그들 트렌치 (18) 에 도 4 에 나타내는 바와 같이 CVD 산화막 (11) 을 매립한다. CVD 산화막 (11) 을 매립하는 방법은 예를 들어 CMP 처리에 의해 실시한다. 트렌치 (18) 의 폭은 예를 들어 0.3∼1㎛ 이다. 트렌치 (18) 의 깊이와 폭은 고내압 트랜지스터가 필요로 하는 내압에 의해 설정하고, 트랜지스터의 내압이 높아짐과 함께 그들의 치수는 커진다. 예시한 치수로는 10∼100V 의 트랜지스터 내압을 실현할 수 있다.
이하에서는, Nch 트랜지스터 내압이 30V 인 경우를 예로 들어 기술한다. 그 경우, 트렌치 (18) 의 폭은 0.4㎛, 트렌치 (18) 의 깊이는 0.8㎛ 이다.
도 5 는 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 6 은 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 다음으로, 포토리소그래피로 고내압 트랜지스터를 형성하는 영역에 개구부 (14) 를 갖는 포토레지스트 패턴 (13) 을 형성한다. 여기에서 포토레지스트 패턴 (13) 은 트렌치 (18) 의 측벽 양측을 포함하는 영역을 개구한 개구부 (14) 를 갖고, 그 개구 치수는, 예를 들어 0.8∼1.0㎛ (트렌치 (18) 의 폭 0.4㎛ 의 양측 0.2∼0.3㎛) 이다. 포토레지스트 패턴 (13) 을 마스크로 하여 이온 (15) 을 주입하여 트렌치 (18) 의 양측벽 하부에 전계 완화층 (2) 을 형성한다. 전계 완화층 (2) 은, 드리프트 확산층에 의해 구성되어 있다. 이온 (15) 의 주입 조건은, 예를 들어 인 300keV, 8.0×1012㎠, 및 인 150keV, 1.0×1013㎠ 이다.
또한, 상기 전계 완화층 (2) 의 인을 이온 주입하여 형성되는, N- 층의 기판 내부 안쪽에 위치하는 N- 층의 선단부는, 트렌치 (18) 의 깊이의 대략 85% 의 깊이에 이온 주입된다. 또, 80∼90% 의 위치이어도 되고, 70∼100% 의 위치이어도 되고, 또한 트랜지스터 내압의 고내압화로의 조정상, 상기 위치에 관계 없이 설정하는 것이 가능하다.
반도체 기판 (8) 의 불순물 농도 분포를 형성하는 조건으로서, 예를 들어 비저항 10Ω㎝ 의 P 형 실리콘에 붕소 50keV, 1.0×1012㎠ 및 붕소 150keV, 1.0×1012㎠ 및 붕소 400keV, 1.0×1012㎠ 및 붕소 800keV, 1.0×1013㎠ 의 이온 주입을 실시하여, 반도체 기판 (8) 의 표면으로부터 트렌치 (7) 의 저면 (9) 근방의 반도체 기판 (8) 의 불순물 농도가 5×1016cm-3, 트렌치 (7, 18) 의 저면 하측의 반도체 기판 (8) 의 불순물 농도가 1.5×1017cm-3 로 설정된다.
도 7 은 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 8 은 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 도 7, 도 8 에 나타내는 바와 같이, 포토레지스트 패턴 (13) 을 마스크로 하여 트렌치 (18) 의 CVD 산화막 (11) 을 부분적으로 제거함으로써 트렌치 (7) 를 형성한다. 도 7 에 나타내는 트렌치 (7) 의 폭이 고내압 트랜지스터의 게이트 길이가 되고, 도 8 에 나타내는 트렌치 (7) 의 폭이 고내압 트랜지스터의 게이트 폭이 된다.
도 9 는 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 10 은 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 희생 산화 처리를 실시하여 트렌치 (7) 의 내벽을 희생 산화하고, 그 희생 산화막을 제거한 후, 트렌치 (7) 의 내벽을 다시 산화하여 게이트 산화막 (12) 을 형성한다. 그 후, 트렌치 (7) 에 게이트 전극 (4) 을 매립한다. 그 방법은 예를 들어 CMP 법이다.
그리고, 논리 트랜지스터의 사이드 월을 형성하기 위한 절연막을 퇴적하고, 포토리소그래피로 게이트 전극 (4) 의 양측을, 예를 들어 각각 0.1∼0.3㎛ 덮는 형상으로 절연막 (10) 을 형성한다. 여기에서 희생 산화막의 막두께는 예를 들어 20∼50㎚, 게이트 산화막 (12) 의 막두께는 예를 들어 50∼80㎚, 절연막 (10) 의 막두께는 예를 들어 CVD 산화막으로 100㎚ 인데, 절연막 (10) 은, CVD SiN 막, CVD SiN/SiO2 복합막이어도 된다. 단, 후술하는 이온 (16) 의 주입을 마스크하면서, 제 3 이온 (17) 의 주입은 관통하는 막두께이어야 한다. 절연막 (10) 의 폭은, 예를 들어 0.4㎛ 이상 1.5㎛ 이하이다.
도 11 은, 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 도면이다. 도 11 에 나타내는 바와 같이, 소스 (5) 및 드레인 (6) 이 되는 고농도 확산층을 형성하기 위해, 절연막 (10) 을 마스크로 하여 이온 (16) 을 주입하고, 또한 절연막 (10) 을 관통하여 전계 완화층 (2) 에 접촉하는 깊이에 이온 (17) 을 주입하 고, 고농도 확산층에 의해 구성되는 소스 (5) 및 드레인 (6) 과 전계 완화층 (3) 을 각각 형성한다. 여기에서, 이온 (16) 의 주입 조건은, 예를 들어 비소 40keV, 5×1015㎠, 이온 (17) 의 주입 조건은, 예를 들어 인 100keV, 4×1012㎠ 이다.
도 12 는, 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이다. 그 후, 통상의 반도체 장치 제조 공정으로 CVD 산화막 (24) 을 형성하고, 드레인, 소스 및 게이트 전극으로의 배선 (25) 을 형성함으로써, 도 12 에 나타내는 N 형 고내압 트랜지스터가 형성된다.
그 후, 상기 실시형태에 나타내는 고내압 트랜지스터를 형성함으로써, 트랜지스터 내압 및 소스·드레인 확산의 접합 내압은 30V 가 된다.
여기에서 반도체 기판 (8) 의 불순물 농도 분포, 트렌치 (7) 의 치수 (깊이와 폭), 이온 (15, 16, 17) 의 주입 조건, 및 게이트 산화막 (12) 의 두께를 필요로 하는 내압에 따라 변경함으로써, 10∼100V 의 트랜지스터 내압과 접합 내압을 실현하는 것이 가능하다. 그 때의 트렌치 (7) 의 깊이는 0.4∼2㎛, 트렌치 (7) 의 폭은 0.3∼1㎛, 이온 (17) 의 주입에 의해 형성되는 전계 완화층 (3) 근방의 반도체 기판 (8) 의 불순물 농도는 5×1015∼5×1017cm-3, 트렌치 (7) 의 저면 근방의 반도체 기판 (8) 의 불순물 농도는 1×1015∼1×1017cm-3, 게이트 산화막 (12) 의 두께는 28∼300㎚ 이다.
[실시형태 1 의 효과]
본 실시형태에 관련되는 고내압 트랜지스터는, 내압을 저하시키지 않고, 고내압 트랜지스터를 대폭적으로 축소화할 수 있다는 효과를 나타낸다.
(실시형태 2)
도 13 은, 실시형태 2 에 관련되는 변형예의 고내압 트랜지스터 (1a) 의 구성을 나타내는 단면도이다. 상기 서술한 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 붙이고 있다. 따라서, 이들 구성 요소의 상세한 설명은 생략한다.
고내압 트랜지스터 (1a) 에 설치된 게이트 전극 (4a) 은, 상기 게이트 산화막을 개재시켜 트렌치 내와 상기 반도체 기판 상의 상기 트렌치에 인접하는 반도체 기판 상의 영역에 걸쳐 게이트 전극이 형성되어 있고, 또한 상기 반도체 기판 상의 상기 게이트 전극의 양측에 사이드 월이 형성된 구성을 갖는다.
이 방법에 의하면, 게이트 전극과 소스 영역 (5) 또는 드레인 영역 (6) 의 간격을, 사이드 월 폭을 컨트롤하여 조정하고, 게이트 전극과 소스 영역 (5) 또는 드레인 영역 (6) 사이의 내압을 컨트롤하는 것이 가능해져 고내압화를 도모할 수 있다. 이와 같이, 게이트 전극 (4) 은, 반도체 기판 (8) 의 표면으로부터 솟아오르도록 하여 형성되어 있어도 된다.
[실시형태 2 의 효과]
본 실시형태에 관련되는 고내압 트랜지스터는, 고농도 확산층 (6) 과 게이트 전극 (4) 을 원하는 거리만큼 떨어지게 하여, 트랜지스터의 내압 저하를 막기 위한 CVD 막 (10) 의 형성 공정을 생략하고, 게이트 전극 (4) 을 게이트의 트렌치 (7) 의 외측까지 남겨 형성하고, 그 측벽에 사이드 월을 형성함으로써, 실시형태 1 과 동일한 효과를 나타낼 수 있다. 그러나, 게이트 전극 (4) 을 게이트의 트렌치 (7) 의 외측까지 남겨 형성하는 만큼, 고내압 트랜지스터의 축소 효과는 감소한다.
(실시형태 3)
도 14 는, 실시형태 3 에 관련되는 변형예의 고내압 트랜지스터 (1b) 의 구성을 나타내는 단면도이다.
고내압 트랜지스터 (1b) 에 설치된 게이트 전극 (4b) 은, 노출된 트렌치의 측벽과 저면의 반도체 기판에 게이트 산화막을 형성한 후, 상기 트렌치 내에 게이트 전극의 정상부가 상기 반도체 기판의 표면부보다 낮아지도록 게이트 전극을 형성한다. 또한 게이트 전극의 상면에서 상기 트렌치의 내벽 양측에 사이드 월을 형성하기 때문에, 게이트 전극과 소스 영역 (5) 또는 드레인 영역 (6) 의 간격을, 게이트 전극의 정상부의 위치와 사이드 월 폭을 컨트롤하여 조정함으로써, 게이트 전극과 소스 영역 (5) 또는 드레인 영역 (6) 사이의 내압을 컨트롤하는 것이 가능해져 고내압화를 도모할 수 있다. 이와 같이, 게이트 전극은, 반도체 기판 (8) 의 표면으로부터 움푹 패여 형성되어 있어도 된다.
[실시형태 3 의 효과]
본 실시형태에 관련되는 고내압 트랜지스터는, 고농도 확산층 (6) 과 게이트 전극 (4) 을, 게이트의 트렌치의 깊이 방향으로 원하는 거리만큼 떨어지게 함으로써, 트랜지스터의 내압 저하를 막고, 또한 CVD 막 (10) 의 형성 공정을 생략하여, 실시형태 1 의 축소 효과를 줄이지 않고 실시형태 1 과 동일한 효과를 나타낼 수 있다.
도 13, 도 14 의 실시형태는, 게이트 전극과 드레인 확산층 사이에 제 2 전계 완화층을 형성하여 게이트 전극과 드레인 확산 사이에 발생하는 강한 전계 집중을 완화하고, 고내압 트랜지스터의 내압 저하를 방지하는 것을 목적으로 한, 본 실시예의 변형 형태이다.
이상의 실시형태에서는, N 형 고내압 트랜지스터의 예를 나타냈는데, P 형 고내압 트랜지스터에 대해서도 동일하게 본 발명을 적용하는 것이 가능하다.
이와 같이, 본 실시형태에서는, 제 1 전도형 반도체 기판 (8) 에 소자 분리를 위한 제 1 트렌치 (18) 를 형성하고, 제 1 트렌치 (18) 에 CVD 산화막 (11) 의 매립을 실시한다. 그 때의 제 1 트렌치 (18) 의 저면보다 0.5∼1㎛ 깊은 위치의 반도체 기판의 불순물 농도를 비교적 높게 설정하여 소자간의 펀치스루 내압을 확보한다.
또한, 제 1 트렌치 (18) 의 일부에 고내압 트랜지스터를 형성하기 위해, 포토리소그래피에 의해 트랜지스터 형성 영역의 포토레지스트를 제거하고, 그 영역의 제 1 트렌치 (18) 의 양측 벽부에 제 2 전도형의 제 1 이온 (15) 의 주입을 실시한 후, 트랜지스터 형성 영역의 제 1 트렌치 (18) 내의 CVD 산화막 (11) 을 부분적으로 제거하여 제 2 트렌치 (7) 를 형성한다.
그 후, 제 2 트렌치 (7) 의 측벽 및 저면을 열산화하여 게이트 산화막 (12) 을 형성하고, 제 2 트렌치 (7) 에 게이트 전극 (4) 의 매립을 실시한다. 그 때의 제 2 트렌치 (7) 의 저면 근방의 반도체 기판의 불순물 농도는 원하는 임계 전 압이 되도록 설정해 둔다.
게이트 전극 (4) 을 원하는 폭으로 덮는 절연막 (10) 을 형성하고, 소스 (5) 및 드레인 (6) (고농도 확산층) 을 형성하기 위해, 절연막 (10) 을 마스크로 하여 제 2 전도형의 제 2 이온 (16) 의 주입을 실시한다. 또한, 게이트 전극 (4) 의 양측 절연막 (10) 의 하측과, 소스 (5) 및 드레인 (6) (고농도 확산층) 의 하측에 전계 완화층 (3) 을 형성하기 위해, 제 2 전도형의 제 3 이온 (17) 을 주입한다.
트렌치 (7) 의 측벽부에서 전계 완화층 (2) 과 전계 완화층 (3) 이 일부 겹쳐져 드리프트 확산층을 형성하고, 게이트 전극 (4) 은 절연막 (10) 에 의해 마스크된 거리만큼, 소스 (5) 및 드레인 (6) (고농도 확산층) 에 대해서 간격을 둔다.
이상의 공정을 실시함으로써, 트렌치 (7) 에 매립한 게이트 전극 (4) 의 양측에 형성되는 소스 (5) 및 드레인 (6) (고농도 확산층) 을, 트랜지스터의 드레인·소스 전극으로 하고, 트렌치 (7) 의 양측 벽부와 게이트 전극 (4) 의 양측 절연막 (10) 에 덮이는 영역에 전계 완화를 위한 드리프트 확산을 형성하고, 트렌치 (7) 의 저면에 트랜지스터의 채널 영역을 형성하여 고내압 트랜지스터 구조가 완성된다.
이러한 구조의 고내압 트랜지스터의 드레인·소스 사이에 전압을 인가하는 경우, 도 2 에 나타내는 바와 같이, 드레인·소스 확산단 (B) 과 게이트 전극단 (A) 은, 절연막 (10) 이, 고농도 확산층을 형성하는 이온 (16) 의 주입을 마스크한 거리만큼 떨어져 있기 때문에, 드리프트 확산단 (B) 에서의 전계는 게이트 전극단 (A) 의 전계의 영향을 거의 받지 않아 트랜지스터의 항복 내압은 높아진다.
또한, 트렌치 (7) 의 측벽에 대해서 수직 방향으로 공핍층이 확대되는 것에 추가하여, 트렌치 (7) 의 저면보다 하측의 반도체 기판 (8) 의 불순물 농도를 비교적 높게 하고 있음으로써, 트렌치 (7) 의 저면에는 거의 공핍층이 확대되지 않기 때문에, 트렌치 (7) 의 저면의 치수를 작게 해도 트랜지스터의 펀치스루 내압은 거의 저하되지 않는다. 따라서, 매우 작은 트랜지스터 치수로도 높은 펀치스루 내압을 확보할 수 있다.
이상의 결과, 매우 작은 치수의 게이트 길이로 매우 높은 내압의 트랜지스터를 실현할 수 있다.
상기 구조의 고내압 트랜지스터에서는, 전계 완화 작용을 바꾸지 않고 반도체 기판 표면에 있어서의 드리프트 확산층 (전계 완화층) 의 형성 면적을 실질적으로 제로로 할 수 있고, 짧은 게이트 길이로도 고내압을 실현할 수 있는 미세한 고내압 트랜지스터의 제조 방법을 제공한다.
또한, 출력 단자 및 전원 단자에 ESD 보호 회로를 형성할 필요가 없어지므로, 대폭적인 칩 축소가 가능해지고, 출력 단자수가 많고 저비용이 요구되는 액정 드라이버 등에 최적인 반도체 장치의 제조 방법을 제공한다.
이상과 같이 본 실시형태에 의하면, 트렌치를 형성하고, 그 측벽에 전계 완화층을 형성했기 때문에, 전계 완화층이 반도체 기판 상에 차지하는 면적을 제로에 가깝게 하여 고내압 트랜지스터의 점유 면적의 대폭적인 (30∼50%) 축소를 도모할 수 있다.
본 발명은 상기 서술한 실시형태에 한정되는 것이 아니고, 청구항에 나타낸 범위에서 여러 가지의 변경이 가능하다. 즉, 청구항에 나타낸 범위에서 적절하게 변경한 기술적 수단을 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
본 발명은, 액정 드라이버 등에 있어서, 트렌치 구조를 갖는 고내압 트랜지스터 및 그 제조 방법에 적용할 수 있다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 게이트 전극의 정상부의 평면은, 인접하는 상기 반도체 기판의 표면부와 대략 동일 평면인 것이 바람직하다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 트렌치의 깊이가 0.3∼2㎛ 인 것이 바람직하다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 트렌치의 폭은 0.3∼1.0㎛ 인 것이 바람직하다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 제 1 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝-3 인 것이 바람직하다.
불순물 농도가 1×1016 ㎝-3 이하이면, 트랜지스터의 전원 전압에 있어서, 제 1 전계 완화층이 공핍화되어 트랜지스터의 내압이 저하된다. 5×1017㎝-3 이상이면, 트랜지스터의 전원 전압에 있어서, 제 1 전계 완화층에서 전자 애벌란시 (electron avalanche) 파괴되어 트랜지스터의 내압이 저하된다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 제 2 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝-3 인 것이 바람직하다.
불순물 농도가 1×1016 ㎝-3 이하이면, 트랜지스터의 전원 전압에 있어서, 제 2 전계 완화층이 공핍화되어 소스·드레인의 내압이 저하된다. 5×1017㎝-3 이상이면, 트랜지스터의 전원 전압에 있어서, 제 2 전계 완화층에서 전자 애벌란시 파괴되어 소스·드레인의 내압이 저하된다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 트렌치 측벽을 따라 형성되는 제 2 전계 완화층의 선단부는, 트렌치 깊이의 80∼90% 의 위치에 형성되는 것이 바람직하다.
제 2 전계 완화층의 선단부가 트렌치 깊이의 80% 이하이면, 제 2 전계 완화층의 트렌치 측벽을 따른 거리가 짧아지기 때문에, 트랜지스터 내압이 저하된다. 90% 이상이면, 트랜지스터에 전압을 인가했을 때, 공핍층이 트렌치 저면측으로 연장되므로, 트랜지스터 내압이 저하된다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 고내압 트렌치 MOS 트랜지스터의 게이트 길이 방향으로서, 상기 게이트 전극부를 덮는 상기 절연막의 폭은 0.4∼1.5㎛ 인 것이 바람직하다.
절연막의 폭이 0.4㎛ 이하이면, 게이트 전극의 전계의 영향을 받기 쉬워져 트랜지스터 내압이 저하된다. 1.5㎛ 이상이면, 트랜지스터의 치수가 커져 트랜 지스터의 온 저항이 커진다.
본 실시형태에 관련되는 고내압 트렌치 MOS 트랜지스터에서는, 상기 구성에 추가하여, 상기 고내압 트렌치 MOS 트랜지스터의 소스 영역과 드레인 영역의 내압은 10∼100V 인 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 게이트 전극의 정상부의 평면은 인접하는 상기 반도체 기판의 표면부와 대략 동일 평면에 형성되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 트렌치의 깊이가 0.3∼2㎛ 로 형성되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 트렌치의 폭은 0.3∼1.0㎛ 로 형성되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 제 1 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝-3 로 형성되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 제 2 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝-3 로 형성되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 트렌치 측벽을 따라 형성되는 제 2 전계 완화층의 선단부는, 트렌 치 깊이의 80∼90% 의 위치에 형성되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 고내압 트렌치 MOS 트랜지스터의 게이트 길이 방향으로서, 상기 게이트 전극부를 덮는 제 2 절연막의 폭은 0.4∼1.5㎛ 로 형성되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 구성에 추가하여, 상기 고내압 트렌치 MOS 트랜지스터의 소스 영역과 드레인 영역의 내압은 10∼100V 로 형성되는 것이 바람직하다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하는 것으로서, 그러한 구체예에만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
도 1 은, 실시형태에 관련되는 고내압 트랜지스터의 구성을 나타내는 평면도.
도 2 는, 도 1 에 나타나는 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 3 은, 도 1 에 나타나는 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 4 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 5 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 6 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 7 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 8 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 9 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 10 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 11 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 12 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 13 은, 실시형태에 관련되는 고내압 트랜지스터의 변형예의 구성을 나타내는 단면도.
도 14 는, 실시형태에 관련되는 고내압 트랜지스터의 다른 변형예의 구성을 나타내는 단면도.
도 15 는, 종래의 고내압 트랜지스터의 구성을 나타내는 단면도.
도 16 은, 종래의 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 17 은, 종래의 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 18 은, 종래의 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 19 는, 종래의 다른 고내압 트랜지스터의 구성을 설명하기 위한 평면도.
도 20 은, 종래의 또 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 21 은, 종래의 또 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 고내압 트랜지스터 2, 3 : 전계 완화층
4 : 게이트 전극 5 : 소스
6 : 드레인 7 : 트렌치
8 : 반도체 기판 9 : 저면
10 : 절연막

Claims (20)

  1. 반도체 기판에 형성된 트렌치와, 상기 트렌치의 표면부에 형성된 게이트 산화막을 갖고,
    상기 게이트 산화막 상의 트렌치 내에 형성된 게이트 전극을 갖고,
    상기 게이트 전극의 양측에 인접하는 반도체 기판의 표면부에 형성된 제 1 전계 완화층을 갖고,
    상기 게이트 전극을 갖는 영역의 트렌치의 측벽을 따라, 반도체 기판 중에 상기 제 1 전계 완화층에 접속하여 형성되는 제 2 전계 완화층을 갖고,
    상기 게이트 전극을 상기 게이트 전극의 길이보다 큰 폭으로 덮는 절연막을 가지며,
    상기 게이트 전극의 양측에 형성된 제 1 전계 완화층의 표면부에 포함되고, 상기 절연막에 의해 덮힌 거리만큼 상기 게이트 전극으로부터 떨어져 형성되는 소스 및 드레인 영역을 갖는, 고내압 트렌치 MOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극의 정상부의 평면은, 인접하는 상기 반도체 기판의 표면부와 동일 평면인, 고내압 트렌치 MOS 트랜지스터.
  3. 반도체 기판에 형성된 트렌치와, 상기 트렌치의 내벽에 형성된 게이트 산화막을 갖고,
    상기 게이트 산화막을 개재시켜 트렌치 내와 상기 반도체 기판 상의 상기 트 렌치에 인접하는 영역에 형성된 게이트 전극을 갖고,
    상기 반도체 기판 상의 상기 게이트 전극의 양측에 형성된 사이드 월을 갖고,
    상기 게이트 전극의 양측에 인접하는 반도체 기판의 표면부에 형성된 제 1 전계 완화층을 갖고,
    상기 게이트 전극을 갖는 트렌치의 측벽을 따라, 반도체 기판 중에 상기 제 1 전계 완화층에 접속하여 형성되는 제 2 전계 완화층을 가지며,
    상기 게이트 전극의 양측에 형성된 상기 제 1 전계 완화층의 표면부에 포함되어 형성되는 소스 및 드레인 영역을 갖는, 고내압 트렌치 MOS 트랜지스터.
  4. 반도체 기판에 형성된 트렌치와, 상기 트렌치의 내벽에 형성된 게이트 산화막을 갖고,
    상기 게이트 산화막을 개재시켜 트렌치 내에 형성된 게이트 전극의 상면은, 상기 반도체 기판의 표면부보다 낮게 형성된 구조를 갖고,
    상기 게이트 전극의 상면에 위치하고, 또한 상기 트렌치의 내벽을 따라 형성된 사이드 월을 갖고,
    상기 게이트 전극의 양측에 인접하는 반도체 기판의 표면부에 형성된 제 1 전계 완화층을 갖고,
    상기 게이트 전극이 배치되는 트렌치의 측벽을 따라, 반도체 기판 중에 상기 제 1 전계 완화층에 접속하여 형성되는 제 2 전계 완화층을 가지며,
    상기 게이트 전극의 양측에 형성된 제 1 전계 완화층의 표면부에 포함되어 형성되는 소스 및 드레인 영역을 갖는, 고내압 트렌치 MOS 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트렌치의 깊이가 0.3∼2㎛ 인, 고내압 트렌치 MOS 트랜지스터.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트렌치의 폭은 0.3∼1.0㎛ 인, 고내압 트렌치 MOS 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제 1 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝- 3 인, 고내압 트렌치 MOS 트랜지스터.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝- 3 인, 고내압 트렌치 MOS 트랜지스터.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트렌치 측벽을 따라 형성되는 제 2 전계 완화층의 선단부는, 트렌치 깊 이의 80∼90% 의 위치에 형성되는, 고내압 트렌치 MOS 트랜지스터.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 고내압 트렌치 MOS 트랜지스터의 게이트 길이 방향으로서, 상기 게이트 전극을 덮는 상기 절연막의 폭은 0.4∼1.5㎛ 인, 고내압 트렌치 MOS 트랜지스터.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 고내압 트렌치 MOS 트랜지스터의 소스 영역과 드레인 영역의 내압은 10∼100V 인, 고내압 트렌치 MOS 트랜지스터.
  12. 제 1 전도형 반도체 기판에 트렌치를 형성하여 CVD 산화막을 매립하는 공정,
    레지스트를 마스크로 하여 트랜지스터 형성 영역의 상기 트렌치의 양측 측벽을 따라 제 2 전도형 이온을 주입하여 제 2 전계 완화층을 형성하는 공정,
    상기 트랜지스터 형성 영역의 CVD 산화막을 상기 트렌치로부터 제거하여, 노출된 트렌치의 측벽과 저면의 반도체 기판에 게이트 산화막을 형성하는 공정,
    게이트 전극을 상기 트렌치 내에 매립하는 공정,
    상기 게이트 전극을 상기 게이트 전극의 길이보다 큰 폭으로 덮는 절연막을 형성하는 공정,
    상기 절연막을 마스크로 하여 제 2 전도형 이온을 주입하여 제 1 전계 완화층을 형성하는 공정, 및
    상기 절연막을 마스크로 하여 제 2 전도형 이온을 주입하고, 상기 게이트 전극으로부터 상기 절연막에 의해 덮힌 거리만큼 소스 영역 및 드레인 영역이 떨어져 위치하도록, 상기 소스 영역 및 상기 드레인 영역을 형성하는 공정을 특징으로 하는 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 게이트 전극의 정상부의 평면은 인접하는 상기 반도체 기판의 표면부와 동일 평면에 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  14. 제 12 항에 있어서,
    상기 트렌치의 깊이가 0.3∼2㎛ 로 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  15. 제 12 항에 있어서,
    상기 트렌치의 폭은 0.3∼1.0㎛ 로 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  16. 제 12 항에 있어서,
    상기 제 1 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝- 3 로 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  17. 제 12 항에 있어서,
    상기 제 2 전계 완화층의 불순물 농도는 1×1016∼5×1017㎝- 3 로 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  18. 제 12 항에 있어서,
    상기 트렌치 측벽을 따라 형성되는 제 2 전계 완화층의 선단부는, 트렌치 깊이의 80∼90% 의 위치에 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  19. 제 12 항에 있어서,
    상기 고내압 트렌치 MOS 트랜지스터의 게이트 길이 방향으로서, 상기 게이트 전극을 덮는 제 2 절연막의 폭은 0.4∼1.5㎛ 로 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
  20. 제 12 항에 있어서,
    상기 고내압 트렌치 MOS 트랜지스터의 소스 영역과 드레인 영역의 내압은 10∼100V 로 형성되는, 고내압 트렌치 MOS 트랜지스터의 제조 방법.
KR1020070096440A 2006-09-26 2007-09-21 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법 KR100923033B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00261560 2006-09-26
JP2006261560A JP2008084995A (ja) 2006-09-26 2006-09-26 高耐圧トレンチｍｏｓトランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
KR20080028313A KR20080028313A (ko) 2008-03-31
KR100923033B1 true KR100923033B1 (ko) 2009-10-22

Family

ID=39224013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070096440A KR100923033B1 (ko) 2006-09-26 2007-09-21 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7465989B2 (ko)
JP (1) JP2008084995A (ko)
KR (1) KR100923033B1 (ko)
CN (1) CN101154685B (ko)
TW (1) TWI359503B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11575009B2 (en) 2019-07-23 2023-02-07 Samsung Electronics Co., Ltd. Semiconductor device having high voltage transistors

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4584222B2 (ja) * 2006-09-26 2010-11-17 シャープ株式会社 高耐圧トランジスタの製造方法
US7633121B2 (en) * 2007-10-31 2009-12-15 Force-Mos Technology Corp. Trench MOSFET with implanted drift region
KR101095686B1 (ko) * 2009-07-24 2011-12-20 주식회사 하이닉스반도체 반도체 기억 소자 및 그 제조방법
KR101087895B1 (ko) * 2009-07-31 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR101186011B1 (ko) 2009-11-27 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법
US20150221764A1 (en) * 2014-02-04 2015-08-06 Infineon Technologies Ag Wafer based beol process for chip embedding
US10609273B2 (en) * 2014-07-31 2020-03-31 Maxell, Ltd. Image pickup device and method of tracking subject thereof
TWI520343B (zh) * 2014-08-20 2016-02-01 敦南科技股份有限公司 雙溝槽式的功率半導體元件及其製造方法
US9515199B2 (en) * 2015-01-02 2016-12-06 Cree, Inc. Power semiconductor devices having superjunction structures with implanted sidewalls
CN113078113B (zh) * 2020-01-03 2023-01-31 长鑫存储技术有限公司 半导体结构及其制备方法
CN114267640A (zh) 2020-09-16 2022-04-01 长鑫存储技术有限公司 半导体器件及其制备方法
CN117476746B (zh) * 2023-12-27 2024-04-19 天狼芯半导体(成都)有限公司 一种屏蔽栅沟槽mos器件及其制备方法、芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0290567A (ja) * 1988-09-28 1990-03-30 Hitachi Ltd 半導体装置とその製造方法
JPH02192168A (ja) * 1989-01-20 1990-07-27 Hitachi Ltd 半導体集積回路装置
JPH03211883A (ja) * 1990-01-17 1991-09-17 Matsushita Electron Corp 半導体装置およびその製造方法
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5282079A (en) * 1975-12-29 1977-07-08 Fujitsu Ltd Mos transistor
JP3079586B2 (ja) 1991-01-09 2000-08-21 ソニー株式会社 高耐圧トランジスタおよびその製造方法
JPH0778977A (ja) * 1993-09-09 1995-03-20 Toshiba Corp 半導体装置
JPH0964359A (ja) * 1995-08-30 1997-03-07 Sony Corp 半導体装置及びその製造方法
TW586232B (en) * 2001-08-10 2004-05-01 Siliconix Inc Trench MIS device with active trench corners and thick bottom oxide and method of making the same
JP2003133546A (ja) * 2001-10-26 2003-05-09 Sharp Corp 半導体装置及びその製造方法
KR100558544B1 (ko) * 2003-07-23 2006-03-10 삼성전자주식회사 리세스 게이트 트랜지스터 구조 및 그에 따른 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0290567A (ja) * 1988-09-28 1990-03-30 Hitachi Ltd 半導体装置とその製造方法
JPH02192168A (ja) * 1989-01-20 1990-07-27 Hitachi Ltd 半導体集積回路装置
JPH03211883A (ja) * 1990-01-17 1991-09-17 Matsushita Electron Corp 半導体装置およびその製造方法
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11575009B2 (en) 2019-07-23 2023-02-07 Samsung Electronics Co., Ltd. Semiconductor device having high voltage transistors

Also Published As

Publication number Publication date
CN101154685B (zh) 2010-06-09
TW200834921A (en) 2008-08-16
TWI359503B (en) 2012-03-01
US20080073706A1 (en) 2008-03-27
KR20080028313A (ko) 2008-03-31
US7465989B2 (en) 2008-12-16
JP2008084995A (ja) 2008-04-10
CN101154685A (zh) 2008-04-02

Similar Documents

Publication Publication Date Title
KR100923033B1 (ko) 고내압 트렌치 ｍｏｓ 트랜지스터 및 그 제조 방법
KR100418435B1 (ko) 전력 집적회로 소자의 제조 방법
KR102068395B1 (ko) 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
KR100934884B1 (ko) 고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법
US8338907B2 (en) Semiconductor device and method of manufacturing the same
EP1779416A2 (en) Asymmetric hetero-doped high-voltage mosfet (ah2mos)
KR20090047345A (ko) 반도체 소자 및 그 제조 방법
KR20190138740A (ko) 반도체 장치 및 그 제조 방법
KR100390614B1 (ko) 반도체 장치 및 그 제조 방법
US7897464B2 (en) Method of manufacturing semiconductor device
KR0159141B1 (ko) 다수의 불순물층을 포함하고 있는 반도체장치 및 그 제조방법
JP2009239096A (ja) 半導体装置
JP4477309B2 (ja) 高耐圧半導体装置及びその製造方法
JP2008103378A (ja) 半導体装置とその製造方法
KR100342804B1 (ko) 반도체 장치 및 그 제조 방법
KR100327583B1 (ko) 반도체소자의 인버스 ｔ형 소자분리공정
JP2007115791A (ja) 半導体装置およびその製造方法
KR100969527B1 (ko) 고내압 ｍｏｓｆｅｔ를 구비한 반도체장치 및 그 제조방법
KR100731092B1 (ko) 고전압 반도체소자 및 그 제조방법
KR101267889B1 (ko) 반도체 소자 및 그 제조방법
KR101097982B1 (ko) 반도체 소자 및 그 제조방법
KR101175231B1 (ko) 반도체 소자 및 그 제조방법
KR101090049B1 (ko) 반도체 디바이스 및 그의 제조 방법
EP0791965A2 (en) Vertical four terminal transistor
KR20060108279A (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141006

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20151002

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee