KR100969527B1 - 고내압 ｍｏｓｆｅｔ를 구비한 반도체장치 및 그 제조방법 - Google Patents

Abstract

저내압 트랜지스터와의 혼재가 가능하며, 미세화 및 내압의 조정이 용이한 횡형의 고내압 MOSFET를 구비한 반도체장치를 제공한다. 고내압 MOSFET는 반도체기판(1)상의 고내압용 활성영역(4)에 형성된 홈부(10)와, 홈부(10)를 사이에 둔 양측의 고내압용 활성영역(4)의 상면에 형성되고, 고내압용 활성영역(4)과는 역도전형으로 불순물 주입된 2개의 폴리실리콘층(6)과, 홈부(10)를 사이에 둔 양측에 위치하고, 폴리실리콘층(6)의 하부의 고내압용 활성영역(4)의 표면에 고내압용 활성영역(4)과는 역도전형으로 불순물 주입된 2개의 불순물 확산 드리프트층(9)과, 홈부(10)의 저면과 측면, 및 각 폴리실리콘층(6)의 홈부(10)에 가까운 측의 근접영역의 홈부측의 끝면 및 상면에 게이트 산화막(11)을 통해 형성된 게이트 전극(13a)을 구비하고, 2개의 폴리실리콘층(6)의 게이트 전극(13a)에 덮여져 있지 않은 근접영역 이외의 부분에 각각 소스·드레인 영역(15a)이 형성되어 있다.

반도체장치

Description

고내압 ＭＯＳＦＥＴ를 구비한 반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE COMPRISING HIGH-WITHSTAND VOLTAGE MOSFET AND ITS MANUFACTURING METHOD}

본 발명은 고내압 MOSFET를 구비한 반도체장치 및 그 제조방법에 관한 것으로, 특히 고내압 MOSFET와 저내압 MOSFET가 혼재된 반도체장치 및 그 제조방법에 관한 것이다.

고내압 MOSFET는 펀치 스루 내압을 확보하는 긴 게이트 길이 및 드리프트 영역으로서의 저농도 확산 영역이 필요하다는 등 때문에 저내압 MOSFET에 비해 사이즈가 매우 크다. 특히 소스 및 드레인 영역이 반도체기판 표면을 따라 가로방향으로 배치되어 있는 횡형의 고내압 MOSFET에서는 상기 사이즈의 확대가 현저하다.

종래부터, 이러한 사이즈가 큰 횡형의 고내압 MOSFET의 축소화 기술이 여러가지 제안되어 오고 있다. 이 축소화 기술의 하나로서 일본 특허공개 평6-151453호 공보에는 드리프트 영역을 수직방향으로 형성해서 고내압 MOSFET에 차지하는 드리프트 영역의 대폭적인 축소를 꾀하는 방법이 제안되어 있다. 도 7을 이용하여, 상기 고내압 MOSFET의 소자구조를 설명한다. 도 7에 나타내듯이, 반도체기판(100) 상에 게이트 절연막(101)을 통해 게이트 전극(102)이 형성되고, 게이트 전극(102)의 양측의 반도체기판(100)에 홈(103)이 형성되고, 게이트 전극(102)측의 홈 측벽에 전계 완화층(104)(드리프트 영역)이 형성되고, 또한 홈 저부측에 있어서의 반도체기판(100)의 상층부에 소스 및 드레인 영역(105)이 형성되어 있다.

또한 횡형의 MOSFET구조에 있어서, 단(短)채널 효과를 억제하고, 또한, 트랜지스터 사이즈를 축소하는 방법으로서 일본 특허공개 2002-343963호 공보에 대표되는 홈 게이트형 MOSFET가 여러가지 제안되어 있다. 도 8을 이용하여 상기 홈 게이트형 MOSFET의 제조방법을 설명한다.

반도체기판(110) 상에 소자 분리 영역(111)을 형성한 후(도 8(a) 참조), 불순물 이온주입에 의해 소스 및 드레인 영역(112)을 형성한다(도 8(b) 참조). 다음에 CVD 산화막(113)을 퇴적시킨 후, 트랜지스터의 채널 영역의 CVD 산화막(113)을 개구함과 동시에, 소스·드레인 영역(112)의 Si층도 에칭해서 제 1 Si 홈(114)을 형성한다(도 8(c) 참조). 다음에 CVD(화학적 기상성장)법과 이방성 에칭을 조합해서 제 1 홈 측벽에 산화막 등의 절연막에 의한 사이드 월(115)을 형성함과 동시에, 제 2 Si 홈(116)을 형성한다(도 8(d) 참조). 다음에 열산화에 의해 제 2 Si 홈(116)의 저부에 게이트 산화막(117)을 성장시킨다. 그 후에 제 1 및 제 2 홈(114, 116)내를 폴리실리콘 등의 게이트 전극재료로 메움으로써 게이트 전극(118)을 형성한다(도 8(e) 참조).

상기 일본 특허공개 평6-151453호 공보의 고내압 MOSFET에 의하면, 고내압 트랜지스터에 차지하는 드리프트 영역의 사이즈는 확실히 종래의 것보다 작아지지만, 펀치 스루 내압을 확보하기 위한 채널길이는 축소할 수 없다. 또한 홈부분이 매우 높은 단차로 되는 점에서, 고내압 트랜지스터와 저내압 트랜지스터가 혼재하는 반도체장치에서는 반도체장치 전체로서의 미세화가 불리하게 된다.

또한 일본 특허공개 2002-343963호 공보의 홈 게이트형 MOSFET에 의하면, 전원 전압이 낮은(＜1.8v) 미세 트랜지스터의 축소에는 효과가 얻어지지만, 전계 완화용의 드리프트 영역을 필요로 하는 고내압 MOSFET(10∼50v)에 상기 소자구조를 그대로 적용할 수는 없다.

본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 그 목적은 저내압 트랜지스터와의 혼재가 가능하며, 미세화 및 내압의 조정이 용이한 횡형의 고내압 MOSFET를 구비한 반도체장치를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는, 반도체기판 상에 소자 분리 영역과, 상기 소자 분리 영역에 의해 구획된 활성영역과, 상기 활성영역의 적어도 1구획의 고내압용 활성영역에 형성된 고내압 MOSFET를 구비해서 이루어지는 반도체장치로서, 상기 고내압 MOSFET는 제 1 도전형의 상기 고내압용 활성영역에 형성된 홈부와, 상기 홈부를 사이에 둔 양측의 상기 고내압용 활성영역의 상면에 형성되고, 상기 제 1 도전형과 반대인 제 2 도전형으로 불순물이 주입된 2개의 폴리실리콘층과, 상기 홈부를 사이에 둔 양측에 위치하고, 상기 폴리실리콘층의 하부의 상기 고내압용 활성영역의 표면에 상기 제 2 도전형으로 불순물이 주입된 2개의 불순물 확산 드리프트층과, 상기 홈부의 저면과 측면, 및 상기 각 폴리실리콘층의 상기 홈부에 가까운 측의 근접영역의 상기 홈부측의 끝면 및 상면에 게이트 산화막을 통해 형성된 게이트 전극을 구비하고, 상기 2개의 폴리실리콘층의 상기 게이트 전극에 덮여져 있지 않은 상기 근접영역 이외의 부분에 각각 소스 영역과 드레인 영역이 형성되어 있는 것을 제 1 특징으로 한다.

상기 제 1 특징의 반도체장치에 의하면, 채널 영역이 홈부의 하부에 형성되므로, 드리프트층이 확산에 의해 채널 방향으로 신장되지 않기 때문에 단채널 효과를 억제해서 게이트 길이의 축소가 꾀해지며, 펀치 스루 내압을 확보하는 채널 길 이와 전계 완화층이 되는 드리프트 길이를 축소할 수 있다. 또한 폴리실리콘층의 근접영역이 불순물 확산 드리프트층과 함께 드리프트층으로서 기능하고, 이들 드리프트층과 채널 영역을 홈부에 의해 자기 정합적으로 형성할 수 있다. 이 결과, 고내압 MOSFET의 대폭적인 축소화가 꾀해진다.

또한 폴리실리콘층 상부의 게이트 전극과 폴리실리콘층의 근접영역의 오버랩량을 포토리소그래피에 의해 용이하게 조정할 수 있으므로, 내압조정이 가능하게 된다. 따라서 반도체장치의 동작 전압 사양이 변경되어도, 고내압 M0SFET를 형성하는 제조 프로세스를 변경할 필요가 없다.

더욱 바람직하게는, 본 발명에 따른 반도체장치는 상기 고내압용 활성영역의 표면으로부터의 깊이가 상기 홈부쪽이 상기 불순물 확산 드리프트층보다 깊게 되어 있다. 이것에 의해, 불순물 확산 드리프트층에 대해서 뒤에서부터 홈부를 형성하는 경우에, 홈부쪽이 깊으므로, 홈부를 사이에 둔 양측에 불순물 확산 드리프트층을 자기 정합적으로 형성할 수 있다. 이 결과, 홈부의 하부에 채널 영역과 불순물 확산 드리프트층을 자기 정합적으로 형성할 수 있다.

또한 상기 홈부의 상기 고내압용 활성영역의 표면으로부터의 깊이가 300∼900nm의 범위내인 것이 바람직하고, 또한 상기 홈부의 상기 2개의 폴리실리콘층간의 폭으로 규정되는 게이트 길이가 300∼1200nm의 범위내인 것이 바람직하다.

더욱 바람직하게는, 본발명에 따른 반도체장치는 상기 2개의 폴리실리콘층의 적어도 한쪽이 상기 활성영역의 상면으로부터 상기 소자 분리 영역의 상면에까지 연장되어 형성되어 있는 것을 제 2 특징으로 한다. 여기에서, 바람직하게는 상기 폴리실리콘층의 상기 소자 분리 영역의 상면부분에 상기 소스 영역 또는 상기 드레인 영역이 형성되어 있다.

상기 제 2 특징의 반도체장치에 의하면, 적어도 소스 영역과 드레인 영역 중 어느 한쪽을 소자 분리 영역 상에 배치할 수 있고, 소스 영역과 드레인 영역 중 어느 한쪽과 반도체기판 사이에 발생하는 기생 용량이 저감되어 고내압 M0SFET의 보다 고속의 동작이 가능해진다. 또한 소자 분리 영역을 유효하게 활용할 수 있으므로 고내압 MOSFET의 대폭적인 축소화를 꾀할 수 있다.

더욱 바람직하게는, 본 발명에 따른 반도체장치는 상기 어느 하나의 특징에 추가해서, 상기 2개의 폴리실리콘층의 상기 근접영역의 상기 홈부로부터 이간되는 방향에 걸친 길이가 200∼1000nm의 범위내이며, 상기 고내압 MOSFET의 내압이 상기 근접영역의 길이에 따라 10∼40V의 범위내로 조정되어 있다.

더욱 바람직하게는, 본 발명에 따른 반도체장치는 상기 2개의 폴리실리콘층의 상기 소스 영역과 상기 드레인 영역이 형성되어 있는 부분의 상면, 및 상기 게이트 전극의 상면에 실리사이드막이 형성되어 있다. 이것에 의해, 소스, 드레인, 게이트의 각 전극의 배선 저항을 저감할 수 있어 고내압 MOSFET의 보다 고속의 동작이 가능해진다.

더욱 바람직하게는, 본 발명에 따른 반도체장치는 상기 고내압 MOSFET가 형성되어 있지 않은 상기 활성영역의 다른 구획에 저내압 MOSFET가 형성되어 있다. 여기에서, 상기 고내압 MOSFET와 상기 저내압 MOSFET의 각 게이트 전극이 동일 재료로 동시에 형성되어 있는 것이 보다 바람직하다. 이것에 의해, 본 발명에 따른 반도체장치에 의해 저내압 MOSFET로 구성되는 로직회로를 탑재할 수 있다. 또한 저내압 MOSFET와 혼재되는 고내압 MOSFET가 미세화에 적합한 구조이므로, 저내압 MOSFET와 고내압 MOSFET의 각각에 대해서 가공기술의 세대교체에 따른 미세화를 최대한 행할 수 있게 된다. 또한 저내압 MOSFET와 고내압 MOSFET의 게이트 전극이 동일 재료로 동시에 형성되어 있음으로써, 저내압 MOSFET와 고내압 MOSFET의 형성공정의 일부 공용화가 꾀해지고, 제조공정의 간략화가 꾀해져 제조비용을 억제할 수 있다.

또한 상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 상기 특징의 반도체장치의 상기 고내압 MOSFET를 형성하는 공정이, 상기 반도체기판 상에 상기 소자 분리 영역을 형성하는 공정과, 상기 활성영역의 적어도 1구획에 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정과, 상기 고내압용 활성영역의 상면에 상기 폴리실리콘층과 제 1 산화막을 형성하는 공정과, 상기 폴리실리콘층과 상기 고내압용 활성영역의 표면에 상기 제 1 산화막을 통해 상기 제 2 도전형의 불순물 이온주입을 행하는 공정과, 상기 제 1 산화막과 상기 폴리실리콘층과 상기 불순물 이온주입된 상기 고내압용 활성영역의 표면부분을 관통해서 상측에 개구되는 홈부를 형성하는 공정과, 상기 홈부의 측면 및 저면과 상기 제 1 산화막의 상면에 게이트 산화막과 게이트 전극 재료막을 퇴적하는 공정과, 상기 게이트 전극 재료막을 패터닝해서 상기 게이트 전극을 형성하는 공정과, 상기 폴리실리콘층의 상기 게이트 전극에 덮여져 있지 않은 부분에 상기 제 2 도전형의 불순물 이온주입을 행해서 상기 소스 영역과 상기 드레인 영역을 형성하는 공정을 갖는 것을 제 1 특징으로 한다.

또한 본 발명에 따른 반도체장치의 제조방법은 상기 특징의 반도체장치의 상기 고내압 MOSFET를 형성하는 공정이, 상기 반도체기판 상에 상기 소자 분리 영역을 형성하는 공정과, 상기 활성영역의 적어도 1구획에 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정과, 상기 고내압용 활성영역의 표면에 상기 제 2 도전형의 불순물 이온주입을 행하는 공정과, 상기 불순물 이온주입후의 상기 고내압용 활성영역의 상면에 상기 폴리실리콘층과 제 1 산화막을 형성하는 공정과, 상기 제 1 산화막과 상기 폴리실리콘층과 상기 불순물 이온주입된 상기 고내압용 활성영역의 표면부분을 관통해서 상측에 개구되는 홈부를 형성하는 공정과, 상기 홈부의 측면 및 저면과 상기 제 1 산화막의 상면에 게이트 산화막과 게이트 전극 재료막을 퇴적하는 공정과, 상기 게이트 전극 재료막을 패터닝해서 상기 게이트 전극을 형성하는 공정과, 상기 폴리실리콘층의 상기 게이트 전극에 덮여져 있지 않은 부분에 상기 제 2 도전형의 불순물 이온주입을 행해서 상기 소스 영역과 상기 드레인 영역을 형성하는 공정을 갖는 것을 제 2 특징으로 한다.

상기 제 1 또는 제 2 특징의 반도체장치의 제조방법에 의하면, 상기 제 1 특징의 작용 효과를 발휘하는 반도체장치를 제조할 수 있다.

또한 본 발명에 따른 반도체장치의 제조방법은, 상기 제 1 또는 제 2 특징에 추가해서, 상기 홈부를 형성하는 공정과, 상기 홈부의 측면 및 저면과 상기 제 1 산화막의 상면에 게이트 산화막과 게이트 전극 재료막을 퇴적하는 공정 사이에, 상기 홈부의 저면보다 하방의 상기 고내압용 활성영역의 내부영역에 상기 제 1 도전형의 불순물 이온주입을 행해서 제 1 채널 스톱퍼 영역을 형성하는 공정을 갖는 것이 바람직하다. 이것에 의해, 상기 내부영역의 불순물 이온주입 개소가 채널 스톱퍼로서 기능하여 단채널 효과를 억제할 수 있다.

또한 본 발명에 따른 반도체장치의 제조방법은, 상기 어느 하나의 특징에 추가해서, 상기 고내압용 활성영역의 표면에 상기 제 2 도전형의 불순물 이온주입을 행하는 공정에 의해 상기 고내압용 활성영역의 표면에 형성된 불순물 확산 드리프트층의 하방영역에 제 2 채널 스톱퍼 영역을 형성하는 공정을 갖는 것이 바람직하다. 이것에 의해, 불순물 확산 드리프트층의 하방영역이 채널 스톱퍼로서 기능하여 단채널 효과를 억제할 수 있다.

더욱 바람직하게는, 본 발명에 따른 반도체장치의 제조방법은, 상기 홈부를 형성하는 공정과 상기 게이트 전극 재료막을 퇴적하는 공정 사이에, 상기 고내압용 활성영역의 표면에 상기 제 2 도전형의 불순물 이온주입을 행하는 공정에 의해 상기 불순물 확산 드리프트층의 하방영역에 상기 제 1 도전형의 불순물 이온주입을 행해서 상기 제 2 채널 스톱퍼 영역을 형성하는 공정을 행한다. 이것에 의해, 상기불순물 확산 드리프트층의 하방영역의 불순물 이온주입 개소가 채널 스톱퍼로서 기능해서 단채널 효과를 억제할 수 있다. 또한 상기 제 2 채널 스톱퍼 영역을 자기 정합적으로 형성할 수 있어 공정의 간략화와 제조비용 억제의 효과가 얻어진다.

또한 본 발명에 따른 반도체장치의 제조방법은, 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정과 상기 제 2 채널 스톱퍼 영역을 형성하는 공정에 있어서, 동일 마스크를 이용하여 불순물 이온주입을 행하는 것이 바람직하다. 이것에 의해, 공정의 간략화와 제조비용 억제의 효과가 얻어진다.

또한 본 발명에 따른 반도체장치의 제조방법은, 상기 중 어느 하나의 특징에 추가해서, 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정을 상기 홈부를 형성하는 공정과 상기 게이트 전극 재료막을 퇴적하는 공정 사이에 행하고, 상기 소자 분리 영역을 형성하는 공정후의 상기 홈부를 형성하는 공정까지의 처리를 상기 고내압용 활성영역 대신에 상기 고내압용 활성영역이 되는 예정의 영역에 대하여 행하도록 하는 것도 바람직하다. 이것에 의해, 홈부의 깊이의 편차에 기인하는 고내압 MOSFET의 임계값 전압의 편차를 억제할 수 있다.

더욱 바람직하게는, 본 발명에 따른 반도체장치의 제조방법은, 저내압 M0SFET를 형성하는 공정을 더 구비하고, 상기 저내압 MOSFET를 형성하는 공정이, 상기 소자 분리 영역이 형성된 후에 상기 활성영역의 상기 고내압용 활성영역 이외의 적어도 1구획에 상기 제 1 도전형의 저내압용 활성영역을 형성하는 공정과, 상기 저내압용 활성영역의 표면에 상기 저내압 MOSFET용의 게이트 산화막을 형성하는 공정과, 상기 고내압 MOSFET를 형성하는 공정의 상기 게이트 전극 재료막을 퇴적하는 것과 동시에, 상기 저내압 MOSFET용의 게이트 전극 재료막을 동일 재료로 퇴적하는 공정과, 상기 고내압 MOSFET를 형성하는 공정의 상기 게이트 전극 재료막을 패터닝하는 것과 동시에, 상기 저내압 MOSFET용의 게이트 전극 재료막을 패터닝해서 저내압용 게이트 전극을 형성하는 공정과, 상기 저내압용 게이트 전극을 사이에 두고 양측의 상기 저내압용 활성영역의 표면에 상기 제 2 도전형의 불순물 이온주입을 행해서 상기 저내압 MOSFET용의 소스 영역과 드레인 영역을 형성하는 공정을 갖는다.

또한 상기 고내압 MOSFET를 형성하는 공정의 상기 소스 영역과 상기 드레인 영역을 형성하는 공정에 있어서의 상기 제 2 도전형의 불순물 이온주입과, 상기 저내압 MOSFET를 형성하는 공정의 상기 소스 영역과 상기 드레인 영역을 형성하는 공정에 있어서의 상기 제 2 도전형의 불순물 이온주입이 동시에 행해지는 것이 보다 바람직하다.

저내압 MOSFET를 형성하는 공정을 더 구비함으로써, 고내압 MOSFET와, 저내압 MOSFET로 구성되는 로직회로를 혼재한 반도체장치를 제공할 수 있다. 또한 저내압 MOSFET와 고내압 MOSFET의 각 형성공정의 일부가 공용화되어 있으므로, 반도체장치 전체에서의 제조공정의 간략화가 꾀해져 제조비용을 억제할 수 있다.

이하, 본 발명에 따른 반도체장치 및 그 제조방법(이하, 적당하게 「본 발명 장치」 및 「본 발명 방법」이라고 한다.)의 실시형태를 도면에 기초해서 설명한다.

<제 1 실시형태>

본 발명 장치에 탑재되는 고내압 MOSFET와 저내압 MOSFET의 본 발명 방법에 의한 형성공정에 대해서 도 1∼도 3의 공정 단면도를 참조해서 설명한다. 또, 본 실시형태에서는 설명을 간단하게 하기 위해 고내압 MOSFET와 저내압 MOSFET 어느 것이나 N채널형의 MOSFET인 경우를 상정해서 설명하지만, 고내압 MOSFET와 저내압 MOSFET는 불순물종을 변경함으로써, 마찬가지로 P채널형의 MOSFET가 제작 가능하 다.

우선, 도 1(a)에 나타내듯이, P형 반도체기판(1) 상에 공지의 STI(Shallow Trench Isolation)기술을 이용하여, 깊이 0.3∼1.0㎛의 소자 분리 영역(2)을 형성한다. 이것에 의해, 소자 분리 영역(2)에 의해 구획된 활성영역이 형성된다. 도 1(a)중, 좌측의 활성영역이 후공정에 의해 고내압 MOSFET가 형성되는 고내압용 활성영역이 되고, 우측의 활성영역이 후공정에 의해 저내압 MOSFET가 형성되는 저내압용 활성영역이 된다.

다음에 도 1(b)에 나타내듯이, 희생(犧牲) 산화막(3)을 막두께 10∼30nm로 형성한 후에, 고내압용 웰영역(4)(고내압용 활성영역), 및 저내압용 웰영역(5)(저내압용 활성영역)을 P형 불순물의 B(보론 이온)의 이온주입, 및 열처리에 의해 각각 따로 형성한다.

다음에 도 1(c)에 나타내듯이, 고내압용 웰영역(4)만 희생 산화막(3)을 제거하고, 전체면에 막두께 250nm의 제 1 폴리실리콘막(6)을 퇴적한다. 계속해서, 폴리실리콘 절연용의 캡 산화막(7)을 막두께 100nm로 CVD법에 의해 퇴적하고, 고내압용 웰영역(4)만 개구하는 레지스트 마스크(8)를 이용해서 N형 불순물, 예를 들면 P(인 이온)를 도즈량 5×10¹²ions/㎠로 주입 에너지 100keV, 도즈량 5×10¹²ions/㎠로 주입 에너지 500keV의 2조건에서 2단계 주입하고, 고내압 MOSFET용의 드리프트 영역(9)을 고내압용 웰영역(4)의 표면에 형성한다. 이 때, 제 1 폴리실리콘막(6)내에도 N형 불순물이 주입되어 드리프트층이 형성된다.

다음에 도 1(d)에 나타내듯이, 저내압용 웰영역(5)상의 산화막(7)과 제 1 폴리실리콘막(6)을 제거함과 동시에, 고내압용 웰영역(4)내의 산화막(7)과 제 1 폴리실리콘막(6)과 고내압용 웰영역(4) 표면의 드리프트 영역(9)의 일부영역을 에칭 제거하고, 이들 각 층을 관통해서 고내압용 웰영역(4)내의 드리프트 영역(9)보다 하방부분이 노출되는 홈부(10)를 개구한다. 홈부(10)의 저면은 드리프트 영역(9)의 하단보다 하방에 위치하고, 반도체기판(1)의 표면으로부터 300∼900nm정도의 깊이, 바람직하게는, 300∼500nm정도의 깊이에 형성된다. 또한 홈부(10)의 폭(Lg)(도 1(d)의 좌우방향)은 300∼1200nm의 범위내로 형성된다. 또, 홈부(10)의 폭은 고내압 MOSFET의 게이트 길이에 상당하다. 게이트 길이(Lg)(홈부(10)의 폭)는 고내압 MOSFET의 용도에 따라 조정 가능하며, 본 실시형태에서는 일례로서 600nm정도로 한다.

이것에 의해, 홈부(10)의 하부에 채널 영역이 홈부(10)를 사이에 두고 양측에 2개의 드리프트 영역(9)(불순물 확산 드리프트층에 상당)이 자기 정합적으로 형성된다. 또, 홈부(10)를 형성한 후, 필요에 따라, 고내압 MOSFET의 임계값 전압 제어용의 B(보론 이온) 또는 P(인 이온)의 이온주입을 홈부(10)의 하부영역에 대해서 행한다.

또한, 주목해야 할 것은 고내압용 웰영역(4)내의 산화막(7)과 제 1 폴리실리콘막(6)이 소자 분리 영역(2)의 상부에 연장된 상태로 남겨져 있는 점이다.

다음에, 도 1(e)에 나타내듯이, 실리콘층의 에칭 대미지를 제거하기 위해서, 850∼950℃의 온도에서, 산소 분위기중에서 20∼30nm의 산화를 행해서 동 산화막을 제거한 후에, 다시 850∼950℃의 온도에서, 산소 분위기중에서 10∼20nm의 산화를 행한다. 또한 CVD법으로 20∼30nm의 막두께의 산화막을 전체면에 퇴적해서 고내압 MOSFET용의 게이트 산화막(11)을 형성한다.

다음에, 도 2(a)에 나타내듯이, 저내압용 웰영역(5)상의 게이트 산화막(11)을 제거하고, 800∼900℃의 온도에서, 산소 분위기중에서 5∼7nm의 산화를 행해서 저내압 MOSFET용의 게이트 산화막(12)을 형성한다.

다음에, 도 2(b)에 나타내듯이, 고내압 MOSFET와 저내압 MOSFET의 각각의 게이트 전극(13a,13b)이 되는 제 2 폴리실리콘막(13)을, 예를 들면 250nm의 막두께로 CVD법으로 퇴적하고, 소정의 레지스트 패턴으로 제 2 폴리실리콘막(13)을 에칭 가공하고, 각각의 게이트 전극(13a,13b)에 패터닝한다. 또, 본 발명 장치내에 탑재되는 로직회로 형성시에 있어서, 고속동작 가능한 저내압 MOSFET의 게이트 전극(13b)도 동시에 형성하므로, 제 2 폴리실리콘막(13)의 막두께는 150∼350nm정도로 형성되고, 소정의 패턴으로 각각의 게이트 전극(13a,13b)을 동시에 패터닝한다.

고내압 MOSFET의 제 1 폴리실리콘막(6)의 게이트 전극(13a)이 상부에 겹쳐지는 영역(홈부(10)에 가까운 측의 근접영역)이 최종적으로 제 1 폴리실리콘막(6)내의 드리프트층이 된다. 여기에서, 도 6에 나타내듯이, 제 1 폴리실리콘막(6)의 게이트 전극(13a)의 오버랩 길이(Ld)(근접영역의 길이)에 의존해서 고내압 MOSFET의 소스·드레인간의 내압이 변화된다. 도 6은, 게이트 길이(Lg)가 900nm정도에 있어서의 오버랩 길이(Ld)와 소스·드레인간 내압의 관계를 나타내고 있고, 오버랩 길이(Ld)가 0.2∼1㎛의 범위에서 23∼41V정도의 범위의 중간내압의 소스·드레인간 내압이 얻어진다. 또한 도면에는 나타내지 않았지만, 오버랩 길이(Ld)가 0.3㎛정도이고, 게이트 길이(Lg)가 300∼l200nm의 범위에서는 10∼25V정도의 범위의 중간내압의 소스·드레인간 내압이 얻어진다. 또, 제 1 폴리실리콘막(6)내의 드리프트층(근접영역)과 게이트 전극(13a) 사이의 내압 열화를 방지하기 위해서, 그 사이의 산화막(7)의 막두께(본 실시형태에서는 100nm)는 고내압 MOSFET의 게이트 산화막(11)의 막두께(본 실시형태에서는 20∼30nm)의 2배정도 이상으로 하는 것이 바람직하다.

다음에 도 2(c)에 나타내듯이, 전체면에 게이트 전극(13a,13b)의 사이드 월(14)이 되는 산화막을 100nm의 막두께로 CVD법에 의해 퇴적해서 전체면에 에치백 처리를 행해서 사이드 월(14)을 형성한다.

다음에 도 2(d)에 나타내듯이, 제 1 폴리실리콘막(6)과, 저내압용 웰영역(5)의 표면에 소정의 패턴으로 소스·드레인 영역용의 As⁺(비소 이온)을 도즈량 3×10¹⁵ions/㎠, 주입 에너지 40keV의 조건에서 주입한 후, RTA(Rapid Thermal Annealing)법 등에 의해 열처리를 가해서 주입된 N형 불순물 이온의 활성화를 행하고, 고내압 MOSFET와 저내압 MOSFET의 각각의 소스·드레인 영역(15a,15b)을 형성한다.

여기에서, 고내압 MOSFET의 소스·드레인 영역(15a)은 제 1 폴리실리콘막(6)의 게이트 전극(13a) 및 사이드 월(14)에 덮여져 있지 않은 근접영역 이외의 부분에서 소자 분리 영역(2)의 상부에 연장된 영역을 포함하는 부분에 형성된다. 또한 제 1 폴리실리콘막(6)의 게이트 전극(13a) 및 사이드 월(14)에 덮여진 상기 근접영역은 드리프트 영역으로서 기능한다.

다음에 도 3(a)에 나타내듯이, 공지의 기술에 의해, 고내압 MOSFET와 저내압 MOSFET의 각각의 게이트 전극(13a,13b)과 소스·드레인 영역(15a,15b)의 상면에 실리사이드(16)를 형성하고, 층간 절연막(17)(예를 들면 P-SiO)을 1㎛의 막두께로 CVD법에 의해 퇴적하고, CMP(Chemical-Mechanical Polishing)법 등에 의해 평탄화한다.

다음에 도 3(b)에 나타내듯이, 층간 절연막(17)을 일부 개구해서 컨택트 홀(18)을 형성하고, 주지의 기술에 의해, 층간 절연막(17)상에 고내압 MOSFET와 저내압 MOSFET의 각각의 게이트 전극(13a,13b)과 소스·드레인 영역(15a,15b)과 접속하는 전극배선(19)을 형성한다. 또, 도 3(b)에서는, 일부의 전극에 대한 전극배선(19)만을 대표적으로 표시하고 있다. 또, 전극배선(19)의 형성후의 공정(예를 들면 2층째 이후의 금속배선이나 보호막의 형성공정)에 대해서는 일반적인 반도체장치와 같으므로, 상세한 설명은 생략한다.

이상에 의해, 동일한 P형 반도체기판(1)상에 N채널형의 고내압 MOSFET와 저내압 MOSFET가 혼재된 본 발명 장치가 제작된다.

<제 2 실시형태>

다음에 본 발명 장치에 탑재되는 고내압 MOSFET와 저내압 MOSFET의 본 발명 방법에 의한 형성공정의 제 2 실시형태에 대해서, 도 4의 공정 단면도를 참조해서 설명한다. 또, 본 실시형태에서는 설명을 간단하게 하기 위해, 고내압 MOSFET와 저 내압 MOSFET 어느 것이나 N채널형의 MOSFET인 경우를 상정해서 설명하지만, 고내압 MOSFET와 저내압 MOSFET는 불순물종을 변경함으로써, 마찬가지로 P채널형의 MOSFET가 제작 가능하다. 또, 제 1 실시형태와 공통되는 부분에는 공통의 부호를 붙여서 설명한다.

우선, 도 4(a)에 나타내듯이, P형 반도체기판(1)상에 공지의 STI기술을 이용하여 깊이 0.3∼1.0㎛의 소자 분리 영역(2)을 형성한다. 이것에 의해, 소자 분리 영역(2)에 의해 구획된 활성영역이 형성된다. 도 4(a)중, 좌측의 활성영역이 후공정에 의해 고내압 MOSFET가 형성되는 고내압용 활성영역이 되고, 우측의 활성영역이 후공정에 의해 저내압 MOSFET가 형성되는 저내압용 활성영역이 된다.

다음에 도 4(b)에 나타내듯이, 희생 산화막(3)을 막두께 10∼30nm로 형성한 후에, 고내압용 웰영역(4)(고내압용 활성영역), 및 저내압용 웰영역(5)(저내압용 활성영역)을 P형 불순물의 B(보론 이온)의 이온주입, 및 열처리에 의해 각각 따로 형성한다. 여기까지의 공정은 제 1 실시형태와 같다.

다음에 도 4(c)에 나타내듯이, 고내압 MOSFET용의 드리프트 영역을 형성하기 위해서, 고내압용 웰영역(4)만 개구하는 레지스트 마스크(20)를 이용해서 N형 불순물 예를 들면 P(인 이온)를 도즈량 5×10¹²ions/㎠으로 주입 에너지 100keV의 조건에서 주입하고, 고내압 MOSFET용의 드리프트 영역(9)을 고내압용 웰영역(4)의 표면에 형성한다.

다음에 도 4(d)에 나타내듯이, 고내압용 웰영역(4)만 희생 산화막(3)을 제거 하고, 전체면에 막두께 250nm의 제 1 폴리실리콘막(6)을 퇴적하고, 계속해서, 폴리실리콘 절연용의 캡 산화막(7)을 막두께 100nm로 CVD법에 의해 퇴적한다.

제 2 실시형태에서는 드리프트 영역(9) 형성용의 이온주입이 제 1 폴리실리콘막(6)의 퇴적전에 이루어지기 때문에, 제 1 실시형태와는 달리 제 1 폴리실리콘막(6)에는 사전에 N형 불순물이 주입되어 있지 않은 상태가 된다.

다음에 도 4(e)에 나타내듯이, 저내압용 웰영역(5)상의 산화막(7)과 제 1 폴리실리콘막(6)을 제거함과 동시에, 고내압용 웰영역(4)내의 산화막(7)과 제 1 폴리실리콘막(6)과 고내압용 웰영역(4) 표면의 드리프트 영역(9)의 일부의 영역을 에칭 제거하고, 이들 각 층을 관통해서 고내압용 웰영역(4)내의 드리프트 영역(9)보다 하방부분이 노출되는 홈부(10)를 개구한다. 홈부(10)의 깊이, 및 홈부(10)의 폭(Lg)(도 4(e)의 좌우방향)은 제 1 실시형태와 같으며 중복되는 설명을 생략한다.

홈부(10)를 개구한 이후에는 제 1 실시형태와 동일한 공정(도 2(a)∼(d) 참조)을 실시해서 저내압 MOSFET용의 게이트 산화막(12), 고내압 MOSFET와 저내압 MOSFET의 각각의 게이트 전극(13a,13b), 및 소스·드레인 영역(15a,15b)을 순차 형성한다. 계속해서, 제 1 실시형태와 동일한 공정(도 3(a), (b) 참조)을 실시해서 층간 절연막(17)의 퇴적 및 평탄화, 컨택트홀(18) 및 전극배선(19)을 형성하고, 제 1 실시형태와 마찬가지로, 동일한 P형 반도체기판(1)상에 N채널형의 고내압 MOSFET와 저내압 MOSFET가 혼재된 본 발명 장치가 제작된다.

여기에서, 도 2(d)에 나타내듯이, 제 1 폴리실리콘막(6)과, 저내압용 웰영 역(5)의 표면에 소정의 패턴으로 소스·드레인 영역용의 As⁺(비소 이온)를 도즈량 3×10¹⁵ions/㎠, 주입 에너지 40keV의 조건에서 주입한 후, RTA(Rapid Thermal Annealing)법 등에 의해 열처리를 가해서 주입된 N형 불순물 이온의 활성화를 행하고, 고내압 MOSFET와 저내압 MOSFET의 각각의 소스·드레인 영역(15a,15b)을 형성하는 공정에 있어서, 제 1 폴리실리콘막(6)의 게이트 전극(13a) 및 사이드 월(14)에 덮여진 상기 근접영역에는 상기 소스·드레인 주입의 가로방향 확산에 의해 드리프트 영역이 형성되므로, 제 1 폴리실리콘막(6)의 게이트 전극(13a)의 오버랩 길이(Ld)(근접영역의 길이)는 제 1 실시형태와 비교해서 그다지 길게 할 수 없고, 0.2∼0.3㎛의 범위에 한정된다. 이 경우, 소스·드레인간 내압으로서는 10∼25V로 제 1 실시형태보다 낮게 제한된다.

<제3실시형태>

다음에 본 발명 장치에 탑재되는 고내압 MOSFET와 저내압 MOSFET의 본 발명 방법에 의한 형성공정의 제 3 실시형태에 대해서, 도 5의 공정 단면도를 참조해서 설명한다. 본 제 3 실시형태는 제 1 실시형태의 고내압 MOSFET의 형성공정에 있어서 홈부(10)를 형성한 후에 홈부(10)의 저면보다 하방의 고내압용 웰영역(4)의 내부에 제 1 채널 스톱퍼 영역(21)을 형성하는 공정을 추가한 것이다.

홈부(10)를 형성할 때까지의 공정(도 1(a)∼(d))은 제 1 실시형태와 같으므로 중복되는 설명은 생략한다. 제 1 실시형태와 같은 공정을 거쳐 홈부(10)를 형성하면, 계속해서, 도 5에 나타내듯이, P형 불순물, 예를 들면 B(보론 이온)를 도즈량 2∼4×10¹²ions/㎠, 주입 에너지 60∼100keV의 조건에서 주입해서 제 1 채널 스톱퍼 영역(21)을 형성한다. 이 제 1 채널 스톱퍼 영역(21)에 의해 고내압 MOSFET용의 단채널 효과를 억제한다.

제 1 채널 스톱퍼 영역(21)을 형성한 후에는 제 1 실시형태에 있어서의 홈부(10)의 형성후의 각 공정(도 1(e)∼도 3(b))을 실시해서 제 1 실시형태와 마찬가지로, 동일한 P형 반도체기판(1)상에 N채널형의 고내압 MOSFET와 저내압 MOSFET가 혼재된 본 발명 장치가 제작된다.

또, 본 제 3 실시형태에서 추가된 제 1 채널 스톱퍼 영역(21)의 형성공정은 상기 제 2 실시형태에도 적용할 수 있고, 마찬가지로, 홈부(10)를 형성한 후에 추가하면 된다.

<제4실시형태>

다음에 본 발명 장치에 탑재되는 고내압 MOSFET와 저내압 MOSFET의 본 발명방법에 의한 형성공정의 제 4 실시형태에 대해서, 도 9의 공정 단면도를 참조해서 설명한다. 본 제 4 실시형태는 제 1 실시형태의 고내압 MOSFET의 형성공정에 대해서 홈부(10)를 형성한 후에, 홈부(10)의 저면보다 하방, 및 드리프트 영역(9)의 하방의 고내압용 웰영역(4)의 각 내부영역에 채널 스톱퍼 영역(23)(제 2 채널 스톱퍼 영역에 상당)을 형성하는 공정을 추가한 것이다.

홈부(10)를 형성할 때까지의 공정은 제 1 실시형태의 홈부(10)를 형성할 때까지의 공정(도 1(a)∼(d))과 같다. 도 9(a)에 나타낸 바와 같이 홈부(10)가 형성된 후, 계속해서, 도 9(b)에 나타내듯이, 레지스트 마스크(22)를 이용하여 고내압 MOSFET 영역 전체에 P형 불순물, 예를 들면 B(보론 이온)를 도즈량 2∼4×10¹²ions/㎠, 주입 에너지 60∼100keV의 조건에서 주입해서 드리프트 영역(9)의 하방에 제 2 채널 스톱퍼 영역(23)을 형성한다. 이 제 2 채널 스톱퍼 영역(23)에 의해 고내압 MOSFET의 단채널 효과를 억제해서 고내압 MOSFET의 사이즈 다운을 가능하게 한다.

제 2 채널 스톱퍼 영역(23)을 형성한 후에는, 제 1 실시형태에 있어서의 홈부(10)의 형성후의 각 공정(도 1(e), 도 2(a)∼(d), 도 3(a)∼(b))을 실시해서 제 1 실시형태와 마찬가지로, 동일한 P형 반도체기판(1)상에 N채널형의 고내압 MOSFET와 저내압 MOSFET가 혼재된 본 발명 장치가 제작된다. 도 9(c)는 제 2 채널 스톱퍼 영역(23)의 형성후에, 제 1 실시형태에 있어서의 홈부(10)의 형성후에 게이트 산화막(11)을 형성할 때까지의 일련의 처리와 같은 처리를 행한 후의 단면구조를 나타내고 있다.

상기 요령으로 제작된 고내압 MOSFET의 게이트 길이(Lg)(홈부(10)의 폭)와 임계값 전압의 관계의 일례를 도10에 나타낸다. 여기에서, 제 2 채널 스톱퍼 영역(23)의 형성에 있어서, 이온주입은 B(보론 이온)를 도즈량 3×10¹²ions/㎠, 주입 에너지80keV의 조건에서 행했다. 채널 스톱퍼 영역이 없는 제 1 실시형태와 비교해서, 본제 4 실시형태에서는 게이트 길이(Lg)가 짧은 영역(도 10의 예에서는, 0.4㎛이하의 영역)에서도 임계값 전압의 저하가 일어나지 않아 단채널 효과가 억제되어 있으며, 고내압 MOSFET의 사이즈 축소에 의한 제조비용 다운의 효과가 얻어진다.

제 2 채널 스톱퍼 영역(23)은 고내압 MOSFET의 드리프트 영역(9)만을 개구하는 전용의 레지스트 마스크를 이용하여 이온주입을 행해서 형성하는 것도 가능하지만, 제 2 채널 스톱퍼 영역(23)을 형성하는 이온주입공정은 홈부(10)를 형성하는 공정과 고내압 MOSFET용의 게이트 전극(13a)을 퇴적하는 공정 사이에 행하면, 전용의 레지스트 마스크를 사용하지 않고 자기 정합적으로 형성할 수 있어 바람직하다. 예를 들면 게이트 산화막(11)의 형성후에 제 2 채널 스톱퍼 영역(23)을 형성해도 상관없다.

홈부(10)의 형성후에 고내압 MOSFET 영역 전체에 제 2 채널 스톱퍼 영역(23) 형성용의 P형 불순물의 이온주입을 행하면, 홈부(10)의 저면의 하방에도 P형 불순물 이온주입 영역(24)이 형성되지만, 상기 불순물 이온주입 영역(24)은 고내압용 활성영역의 표면으로부터 홈부(10)의 깊이만큼 깊게 주입되므로, 고내압 MOSFET의 임계값 전압 등의 전기 특성에는 영향을 주지 않고, 드리프트 영역(9)의 하방영역에만 자기 정합적으로 제 2 채널 스톱퍼 영역(23)이 형성된다.

제 2 채널 스톱퍼 영역(23) 형성용으로 사용하는 레지스트 마스크는 고내압용 웰영역(4)의 형성에 사용한 것과 같은 패턴의 레지스트 마스크를 사용할 수 있으므로, 제 2 채널 스톱퍼 영역(23) 형성용으로 전용의 포토마스크를 준비할 필요가 없어 포토마스크 제조비용을 삭감할 수 있다.

또, 본 제 4 실시형태에서 추가된 제 2 채널 스톱퍼 영역(23)의 형성공정은 상기 제 2 및 제 3 실시형태에도 적용할 수 있고, 상기와 마찬가지로, 상기 제 2 채널 스톱퍼 영역(23)의 형성공정을 홈부(10)를 형성하는 공정과 고내압 MOSFET용의 게이트 전극(13a)을 퇴적하는 공정 사이에 추가하면 된다. 또한 상기 제 3 실시형태에 제 2 채널 스톱퍼 영역(23)의 형성공정을 추가하는 경우에는, 제 1 채널 스톱퍼 영역(21)의 형성공정 전후 어느 것이나 상관없다.

또한 본 제 4 실시형태에서는 제 2 채널 스톱퍼 영역(23)의 형성은 P형 불순물의 이온주입에 의해 행했지만, 상기 이온주입 대신에, 도 11에 나타내듯이, 소자 분리 영역(2)의 형성공정에 있어서, 소자 분리 영역(2)의 하방에 P형 불순물의 이온주입에 의해 형성된 반전 방지 주입 영역(25)에 대해서 홈부(10)의 형성후에 열처리를 가해서 반전 방지 주입 영역(25)의 P형 불순물을 드리프트 영역(9)의 하방까지 열확산시켜서 반전 방지 주입 영역(25)과 제 2 채널 스톱퍼 영역(23)을 겸한 제 3 채널 스톱퍼 영역(26)을 형성하도록 해도 상관없다.

<제 5 실시형태>

다음에 본 발명 장치에 탑재되는 고내압 MOSFET와 저내압 MOSFET의 본 발명 방법에 의한 형성공정의 제 5 실시형태에 대해서, 도 12 및 도 13의 공정 단면도를 참조해서 설명한다. 본 제 5 실시형태에서는 제 1 실시형태의 고내압 MOSFET의 형성공정에 대해서 고내압용 웰영역(4)을 형성하는 이온주입공정을 소자 분리 영역(2)의 형성후로부터 홈부(10)의 형성후로 이동하고 있다.

홈부(10)를 형성할 때까지의 공정은 고내압용 웰영역(4)을 형성하는 이온주입공정을 삭제하는 외에는, 제 1 실시형태의 홈부(10)를 형성할 때까지의 공정(도 1(a)∼(d))과 같은 요령으로 고내압용 웰영역(4)이 되는 예정의 활성영역에 대하여 실행된다. 도 12(a)∼(d)에 홈부(10)의 형성후의 단면구조를 나타낸다. 계속해서, 도 13(a)에 나타내듯이, 고내압용 웰영역(4)을 형성하는 이온주입을 행한다. 이 때의 고내압 MOSFET의 임계값 전압 제어용의 주입은 예를 들면 B(보론 이온)를 도즈 량 2×10¹²ions/㎠로 주입 에너지 30keV의 조건에서 행한다.

본 제 5 실시형태의 이점으로서는, 제 1 실시형태의 경우에서는 고내압 MOSFET의 임계값 전압은 홈부(10)의 깊이의 편차의 영향을 받아서 안정시키는 것이 어려운(고내압용 웰 영역의 깊이 방향의 불순물 농도 분포가 평탄하지 않기 때문에)것에 대해서 본 제 5 실시형태에서는 홈부(10)의 저면으로부터 깊이 방향의 불순물 농도분포는 홈부(10)의 깊이 편차에 관계없이 일정하게 할 수 있어 고내압 MOSFET의 임계값 전압의 편차를 억제할 수 있다.

고내압용 웰영역(4)을 형성한 후에는, 제 1 실시형태에 있어서의 홈부(10)의 형성후의 각 공정(도 1(e), 도 2(a)∼(d), 도 3(a)∼(b))을 실시해서 제 1 실시형태와 마찬가지로, 동일한 P형 반도체기판(1)상에 N채널형의 고내압 MOSFET와 저내압 MOSFET가 혼재된 본 발명 장치가 제작된다. 도 13(b)는 고내압용 웰영역(4)의 형성후에, 제 1 실시형태에 있어서의 홈부(10)의 형성후부터 게이트 산화막(11)을 형성할 때까지의 일련의 처리와 같은 처리를 행한 후의 단면구조를 나타내고 있다.

또, 고내압용 웰영역(4)을 형성하는 공정은 홈부(10)를 형성하는 공정과 고내압 MOSFET용의 게이트 전극(13a)을 퇴적하는 공정 사이에 행하면, 상기와 같은 고내압 MOSFET의 임계값 전압의 불균형을 억제할 수 있다는 효과가 얻어진다. 예를 들면 게이트 산화막(11)의 형성후에 고내압용 웰영역(4)을 형성해도 상관없다.

상기 요령으로 제작된 고내압 MOSFET의 홈부(10)의 깊이와 임계값 전압의 관계의 일례를 도 14에 나타낸다. 제 1 실시형태의 경우, 홈부의 깊이가 변동되면 임 계값 전압이 약간 변동되지만, 본 제 5 실시형태에서는 임계값 전압의 변동은 거의 보여지지 않는다. 즉 본 제 5 실시형태는 홈부(10)의 깊이의 편차에 기인하는 임계값 전압의 편차를 억제할 수 있어 바람직하다.

또, 본 제 5 실시형태의 고내압용 웰영역(4)의 형성공정은 상기 제 2 내지 제 4 실시형태에도 적용할 수 있고, 마찬가지로, 홈부(10)를 형성한 후에 고내압용 웰영역(4)을 형성하면 된다. 특히 본 제 5실시형태의 고내압용 웰영역(4)의 형성공정을 상기 제4실시형태에 적용한 경우에는, 본 제 5 실시형태의 고내압용 웰영역(4)을 형성하는 이온주입 공정시에, 상기 제 4 실시형태의 제 2 채널 스톱퍼 영역(23) 형성용의 이온주입을 아울러 행하는 것이 가능해져 공정의 간략화와 제조비용 억제의 효과가 얻어져서 바람직하다.

<다른 실시형태>

다음에 본 발명 장치 및 본 발명 방법의 다른 실시형태에 대해서 설명한다.

상기 각 실시형태에 있어서, 고내압 MOSFET와 저내압 MOSFET가 혼재된 본 발명 장치, 및 그 제조방법에 대해서 상세하게 설명했지만, 본 발명 장치 및 방법은 주로 고내압 MOSFET의 단채널 효과를 억제해서 소자의 축소화가 가능한 구조, 또한, 저내압 MOSFET와의 혼재가 용이한 구조, 및 그 형성방법에 특징이 있고, 반드시, 저내압 MOSFET와의 혼재가 필수적인 요건이 되는 것은 아니다.

또한 상기 각 실시형태에서는 각 부의 치수, 이온주입이나 산화의 조건 등의 구체예를 나타내서 설명했지만, 본 발명 장치 및 방법은 상기 각 구체적 수치에 한정되는 것은 아니다.

본 발명은 바람직한 실시형태에 기초하여 설명하였지만, 본 발명의 범위를 벗어나지 않는 한에서 당업자에 의해 각종의 변형 및 변경이 가해질 수 있는 것은 당연하다. 그러므로, 본 발명은 다음의 청구범위에 의해 평가되어야 한다.

도 1은 본 발명에 따른 반도체장치의 제조방법의 제 1 실시형태에 있어서의 제조과정의 제 1 공정군을 모식적으로 나타내는 공정 단면도이다.

도 2는 본 발명에 따른 반도체장치의 제조방법의 제 1 실시형태에 있어서의 제조과정의 제 2 공정군을 모식적으로 나타내는 공정 단면도이다.

도 3은 본 발명에 따른 반도체장치의 제조방법의 제 1 실시형태에 있어서의 제조과정의 제 3 공정군을 모식적으로 나타내는 공정 단면도이다.

도 4는 본 발명에 따른 반도체장치의 제조방법의 제 2 실시형태에 있어서의 제조과정의 일부의 공정군을 모식적으로 나타내는 공정 단면도이다.

도 5는 본 발명에 따른 반도체장치의 제조방법의 제 3 실시형태에 있어서의 제조과정의 일부의 추가 공정을 모식적으로 나타내는 공정 단면도이다.

도 6은 본 발명에 따른 반도체장치의 고내압 MOSFET의 소스·드레인간의 내압과 게이트 전극과 폴리실리콘 드리프트 영역의 오버랩 길이의 관계의 일례를 나타내는 특성도이다.

도 7은 종래의 횡형의 고내압 MOSFET의 소자구조의 일례를 모식적으로 나타내는 단면도이다.

도 8은 종래의 홈 게이트형 MOSFET의 제조과정을 모식적으로 나타내는 공정 단면도이다.

도 9는 본 발명에 따른 반도체장치의 제조방법의 제 4 실시형태에 있어서의 제조과정의 일부의 추가 공정과 그 전후의 공정을 모식적으로 나타내는 공정 단면 도이다.

도 10은 본 발명에 따른 반도체장치의 제조방법의 제 4 실시형태에 있어서의 게이트 길이(홈부의 폭)와 임계값 전압의 관계의 일례를 나타내는 특성도이다.

도 11은 본 발명에 따른 반도체장치의 제조방법의 제 4 실시형태에 있어서의 불순물 확산 드리프트층의 하방영역에 제 2 채널 스톱퍼 영역을 형성하는 다른 실시형태를 모식적으로 나타내는 공정 단면도이다.

도 12는 본 발명에 따른 반도체장치의 제조방법의 제 5 실시형태에 있어서의 제조과정의 일부의 공정군을 모식적으로 나타내는 공정 단면도이다.

도 13은 본 발명에 따른 반도체장치의 제조방법의 제 5 실시형태에 있어서의 제조과정의 일부의 추가 공정과 그 후의 공정을 모식적으로 나타내는 공정 단면도이다.

도 14는 본 발명에 따른 반도체장치의 고내압 MOSFET의 제 5 실시형태에 있어서의 홈부의 깊이와 임계값 전압의 관계의 일례를 나타내는 특성도이다.

Claims (19)

1. 반도체장치로서:

   반도체기판 상에 소자 분리 영역과, 상기 소자 분리 영역에 의해 구획된 활성영역과, 상기 활성영역의 적어도 1구획의 고내압용 활성영역에 형성된 고내압 MOSFET를 구비해서 이루어지고;

   상기 고내압 MOSFET는,

   제 1 도전형의 상기 고내압용 활성영역에 형성된 홈부와,

   상기 홈부를 사이에 둔 양측의 상기 고내압용 활성영역의 상면에 형성되고, 상기 제 1 도전형과 반대인 제 2 도전형으로 불순물이 주입된 2개의 폴리실리콘층과,

   상기 홈부를 사이에 둔 양측에 위치하고, 상기 폴리실리콘층의 하부의 상기 고내압용 활성영역의 표면에 상기 제 2 도전형으로 불순물이 주입된 2개의 불순물 확산 드리프트층과,

   상기 홈부의 저면과 측면, 및 상기 각 폴리실리콘층의 상기 홈부에 가까운 측의 근접영역의 홈부측의 끝면 및 상면에 게이트 산화막을 통해 형성된 게이트 전극을 구비하고;

   상기 2개의 폴리실리콘층의 상기 게이트 전극에 덮여져 있지 않은 상기 근접영역 이외의 부분에 각각 소스 영역과 드레인 영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
2. 제 1 항에 있어서, 상기 고내압용 활성영역의 표면으로부터 상기 홈부의 저면까지의 깊이가, 상기 고내압용 활성영역의 표면으로부터 상기 불순물 확산 드리프트층의 하단까지의 깊이보다 깊은 것을 특징으로 하는 반도체장치.
3. 제 1 항에 있어서, 상기 홈부의 상기 고내압용 활성영역의 표면으로부터의 깊이가 300∼900nm의 범위내인 것을 특징으로 하는 반도체장치.
4. 제 1 항에 있어서, 상기 홈부의 상기 2개의 폴리실리콘층간의 폭으로 규정되는 게이트 길이가 300∼1200nm의 범위내인 것을 특징으로 하는 반도체장치.
5. 제 1 항에 있어서, 상기 2개의 폴리실리콘층의 적어도 한쪽이 상기 활성영역의 상면으로부터 상기 소자 분리 영역의 상면에까지 연장되어 형성되어 있는 것을 특징으로 하는 반도체장치.
6. 제 5 항에 있어서, 상기 폴리실리콘층의 상기 소자 분리 영역의 상면부분에 상기 소스 영역 또는 상기 드레인 영역이 형성되어 있는 것을 특징으로 하는 반도체장치.
7. 제 1 항에 있어서, 상기 2개의 폴리실리콘층의 상기 근접영역의 상기 홈부로부터 이간되는 방향에 걸친 길이가 200∼1000nm의 범위내이며,

   상기 고내압 MOSFET의 내압이 상기 근접영역의 길이에 따라 10∼40V의 범위내로 조정되어 있는 것을 특징으로 하는 반도체장치.
8. 제 1 항에 있어서, 상기 2개의 폴리실리콘층의 상기 소스 영역과 상기 드레인 영역이 형성되어 있는 부분의 상면, 및 상기 게이트 전극의 상면에 실리사이드막이 형성되어 있는 것을 특징으로 하는 반도체장치.
9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 고내압 MOSFET가 형성되어 있지 않은 상기 활성영역의 다른 구획에 저내압 MOSFET가 형성되어 있는 것을 특징으로 하는 반도체장치.
10. 제 9 항에 있어서, 상기 고내압 MOSFET와 상기 저내압 MOSFET의 각 게이트 전극이 동일 재료로 동시에 형성되어 있는 것을 특징으로 하는 반도체장치.
11. 제 1 항에 기재된 반도체장치의 제조방법으로서:

    상기 고내압 MOSFET를 형성하는 공정은,

    상기 반도체기판 상에 상기 소자 분리 영역을 형성하는 공정;

    상기 활성영역의 적어도 1구획에 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정;

    상기 고내압용 활성영역의 상면에 상기 폴리실리콘층과 제 1 산화막을 형성 하는 공정;

    상기 폴리실리콘층과 상기 고내압용 활성영역의 표면에 상기 제 1 산화막을 통해 상기 제 2 도전형의 불순물 이온주입을 행하는 공정;

    상기 제 1 산화막과 상기 폴리실리콘층과 상기 불순물 이온주입된 상기 고내압용 활성영역의 표면부분을 관통해서 상측에 개구되는 홈부를 형성하는 공정;

    상기 홈부의 측면 및 저면과 상기 제 1 산화막의 상면에 게이트 산화막과 게이트 전극 재료막을 퇴적하는 공정;

    상기 게이트 전극 재료막을 패터닝해서 상기 게이트 전극을 형성하는 공정; 및

    상기 폴리실리콘층의 상기 게이트 전극에 덮여져 있지 않은 부분에 상기 제 2 도전형의 불순물 이온주입을 행해서 상기 소스 영역과 상기 드레인 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
12. 제 1 항에 기재된 반도체장치의 제조방법으로서:

    상기 고내압 MOSFET를 형성하는 공정은,

    상기 반도체기판 상에 상기 소자 분리 영역을 형성하는 공정;

    상기 활성영역의 적어도 1구획에 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정;

    상기 고내압용 활성영역의 표면에 상기 제 2 도전형의 불순물 이온주입을 행하는 공정;

    상기 불순물 이온주입후의 상기 고내압용 활성영역의 상면에 상기 폴리실리콘층과 제 1 산화막을 형성하는 공정;

    상기 제 1 산화막과 상기 폴리실리콘층과 상기 불순물 이온주입된 상기 고내압용 활성영역의 표면부분을 관통해서 상측에 개구되는 홈부를 형성하는 공정;

    상기 홈부의 측면 및 저면과 상기 제 1 산화막의 상면에 게이트 산화막과 게이트 전극 재료막을 퇴적하는 공정;

    상기 게이트 전극 재료막을 패터닝해서 상기 게이트 전극을 형성하는 공정; 및

    상기 폴리실리콘층의 상기 게이트 전극에 덮여져 있지 않은 부분에 상기 제 2 도전형의 불순물 이온주입을 행해서 상기 소스 영역과 상기 드레인 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
13. 제 11 항 또는 제 12항에 있어서, 상기 홈부를 형성하는 공정과, 상기 홈부의 측면 및 저면과 상기 제 1 산화막의 상면에 게이트 산화막과 게이트 전극 재료막을 퇴적하는 공정 사이에,

    상기 홈부의 저면보다 하방의 상기 고내압용 활성영역의 내부영역에 상기 제 1 도전형의 불순물 이온주입을 행해서 제 1 채널 스톱퍼 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
14. 제 11 항 또는 제 12 항에 있어서, 상기 고내압용 활성영역의 표면에 상기 제 2 도전형의 불순물 이온주입을 행하는 공정에 의해 상기 고내압용 활성영역의 표면에 형성된 불순물 확산 드리프트층의 하방영역에 제 2 채널 스톱퍼 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
15. 제 14 항에 있어서, 상기 홈부를 형성하는 공정과 상기 게이트 전극 재료막을 퇴적하는 공정 사이에,

    상기 불순물 확산 드리프트층의 하방영역에 상기 제 1 도전형의 불순물 이온주입을 행해서 상기 제 2 채널 스톱퍼 영역을 형성하는 공정을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
16. 제 15 항에 있어서, 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정과 상기 제 2 채널 스톱퍼 영역을 형성하는 공정에 있어서, 동일 마스크를 이용하여 불순물 이온주입을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
17. 제 11 항 또는 제 12 항에 있어서, 상기 제 1 도전형의 상기 고내압용 활성영역을 형성하는 공정을 상기 홈부를 형성하는 공정과 상기 게이트 전극 재료막을 퇴적하는 공정 사이에 행하고;

    상기 소자 분리 영역을 형성하는 공정후의 상기 홈부를 형성하는 공정까지의 처리를 상기 고내압용 활성영역 대신에 상기 고내압용 활성영역이 되는 예정의 영역에 대해서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
18. 제 11 항 또는 제 12 항에 있어서, 저내압 M0SFET를 형성하는 공정을 더 구비하고;

    상기 저내압 MOSFET를 형성하는 공정은,

    상기 소자 분리 영역이 형성된 후에 상기 활성영역의 상기 고내압용 활성영역 이외의 적어도 1구획에 상기 제 1 도전형의 저내압용 활성영역을 형성하는 공정과,

    상기 저내압용 활성영역의 표면에 상기 저내압 MOSFET용의 게이트 산화막을 형성하는 공정과,

    상기 고내압 MOSFET를 형성하는 공정의 상기 게이트 전극 재료막을 퇴적하는 것과 동시에, 상기 저내압 MOSFET용의 게이트 전극 재료막을 동일 재료로 퇴적하는 공정과,

    상기 고내압 MOSFET를 형성하는 공정의 상기 게이트 전극 재료막을 패터닝 하는 것과 동시에, 상기 저내압 MOSFET용의 게이트 전극 재료막을 패터닝해서 저내압용 게이트 전극을 형성하는 공정과,

    상기 저내압용 게이트 전극을 사이에 두고 양측의 상기 저내압용 활성영역의 표면에 상기 제 2 도전형의 불순물 이온주입을 행해서 상기 저내압 MOSFET용의 소스 영역과 드레인 영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
19. 제 18 항에 있어서, 상기 고내압 MOSFET를 형성하는 공정의 상기 소스 영역과 상기 드레인 영역을 형성하는 공정에 있어서의 상기 제 2 도전형의 불순물 이온주입과, 상기 저내압 MOSFET를 형성하는 공정의 상기 소스 영역과 상기 드레인 영역을 형성하는 공정에 있어서의 상기 제 2 도전형의 불순물 이온주입이 동시에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.

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