KR20030050699A - 고전압 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 특성을 향상시키는데 적당한 고전압 소자의 제조방법에 관한 것으로서, 핸들 웨이퍼상에 절연막 및 실리콘 기판을 차례로 증착하는 단계와, 상기 절연막의 표면이 소정부분 노출되도록 상기 실리콘 기판을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 실리콘 기판을 포함한 전면에 HLD막을 형성하는 단계와, 상기 HLD막상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 실리콘 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 특성(단락 및 누설(leakage))을 향상시키는데 적당한 고전압 소자의 제조방법에 관한 것이다.
최근들어 반도체소자의 집적도 향상과 그에 따른 설계기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩(one-chip)화는 주로 시스템의 주요기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.
그러나, 시스템이 더욱 경량화 및 소형화되기 위해서는 시스템의 전원을 조절하는 입력단 및 출력단과 주요기능을 하는 회로가 하나의 칩에 통합되어야 하는데, 이와 같은 입력단 및 출력단은 고전압이 인가되는 회로이므로, 일반적인 저전압씨모스(CMOS)트랜지스터로는 구성이 불가능하여 고전압 전력 트랜지스터로 구성하였다.
즉, 고전압 브레이크다운(breakdown) 전압을 구현하기 위하여 두꺼운 에피택셜층을 갖는 반도체웨이퍼에 매몰된 접합층을 형성하였다.
상기한 바와같은 방식은 매몰된 접합층의 제조시 수천분의 확산시간이 요구되므로, 수율이 낮은 단점과, 고전압 트랜지스터와 저전압 CMOS 트랜지스터간의 소자 분리영역을 접합분리(junction isolation) 또는 자기분리(self isolation)를 통해 형성하므로, 칩의 크기가 커지는 단점과, 일반 씨모스 트랜지스터의 제조공정과 통합하기 어려운 단점이 있었다.
이를 개선하기 위하여 에스오아이(silicon-on-insulator : 이하, SOI) 기판을 사용하여 고전압 트랜지스터와 저전압 씨모스 트랜지스터를 하나의 칩으로 통합하는 파워 아이씨(power IC) 기술이 개발되었다.
상기한 바와같은 파워 아이씨 기술은 고전압 트랜지스터영역을 트렌치 분리(trench isolation) 방법을 통해 분리하고, 저전압 씨모스 트랜지스터영역을 로코스(LOCOS)분리 방법을 통해 분리하면서, 동시에 고전압 트랜지스터영역의 트렌치 분리영역의 상부에 열산화막을 형성하는데, 이 고전압 트랜지스터영역과 저전압씨모스 트랜지스터영역을 연속적으로 연결하는 소자분리방법 및 필드(field)를 형성하는 기술이 핵심기술이다.
따라서, 매몰된 접합층이 요구되지 않으며, 소자 분리영역을 트렌치 분리를 통해 형성하므로, 칩의 크기를 작게 함과 아울러 수율을 향상시킬 수 있고, 또한 일반 씨모스 트랜지스터의 제조공정과 통합하기가 용이한 장점이 있다.
이하, 첨부된 도면을 참고하여 종래의 고전압 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 고전압 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 핸들 웨이퍼(handle wafer)(11)상에 산화막(12)을 약 10000Å 두께로 형성하고, 상기 산화막(12)상에 실리콘 기판(13)을 약 3000Å 두께로 증착한다.
도 1b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 산화막(12)의 표면이 소정부분 노출되도록 상기 실리콘 기판(13)을 선택적으로 제거하여 트랜치(trench)(14)를 형성한다.
여기서 상기 트랜치(14)는 소자 격리를 위해 형성된 것이다.
도 1c에 도시한 바와 같이, 상기 실리콘 기판(13)의 표면에 게이트 산화막(15)을 형성한다.
여기서 상기 게이트 산화막(15)은 실리콘 기판(13)의 표면에 약 750Å 두께로 형성되는데 상기 트랜치(14)의 에지(edge) 부분은 실리콘 소스(silicon source)의 부족으로 인하여 국부적으로 약 350Å 두께 정도로 얇아지는 현상이 발생하여 브레이크다운(breakdown) 전압이 40V 미만이 된다.
도 1d에 도시한 바와 같이, 상기 게이트 산화막(15)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막(16)을 형성한다.
도 1e에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 폴리 실리콘막(16)을 선택적으로 제거하여 게이트 전극(16a)을 형성한다.
여기서 상기 게이트 전극(16a)을 형성할 때 트랜치(14) 하부 부분에 다른 부분보다 상대적으로 게이트 산화막(15)의 얇게 형성되고 그 부분에 폴리 실리콘막(16)의 잔류물(A)이 남게 된다.
이어, 상기 게이트 전극(16a)을 마스크로 이용하여 실리콘 기판(13)에 소오스/드레인용 불순물 이온을 주입하여 게이트 전극(16a) 양측의 실리콘 기판(13) 표면내에 소오스/드레인 영역(17)을 형성한다.
그러나 상기와 같은 종래의 고전압 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 게이트 산화막이 국부적으로 얇아져 고전압의 게이트 구동을 할 수가 없다.
둘째, 트랜치 하부 부분에 게이트 전극용 폴리 실리콘이 잔류하여 공정의 마진(margin) 부족 및 소자의 전기적 특성을 열화시킨다.
셋째, 트랜치의 주변에 잔류뮬이 존재하지 않도록 하기 위하여 트랜치 형성공정 진행시 약 70°의 기울기를 갖도록 함으로서 디자인 시 마진(액티브 영역과 액티브 영역)의 부족으로 인하여 칩의 밀도를 증가시킬 수 없다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 게이트 산화막의 두께를 균일하게 형성함으로서 고전압의 게이트 구동이 가능하고 트랜치의 하부 폴리 실리콘의 잔류물이 남는 현상을 제거하여 소자의 누설전류를 줄이도록 한 고전압 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 고전압 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 핸들 웨이퍼 22 : 산화막
23 : 실리콘 기판 24 : 트랜치
25 : HLD막 26 : 게이트 산화막
27 : 폴리 실리콘막 28 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 소자의 제조방법은 핸들 웨이퍼상에 절연막 및 실리콘 기판을 차례로 증착하는 단계와, 상기 절연막의 표면이 소정부분 노출되도록 상기 실리콘 기판을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 실리콘 기판을 포함한 전면에 HLD막을 형성하는 단계와, 상기 HLD막상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 실리콘 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 산화막(22)을 약 10000Å두께로 형성하고, 상기 산화막(22)상에 실리콘 기판(23)을 약 3000Å 두께로 증착한다.
도 2b에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 산화막(22)의 표면이 소정부분 노출되도록 상기 실리콘 기판(23)을 선택적으로 제거하여 트랜치(24)를 형성한다.
여기서 상기 트랜치(24)는 소자 격리를 위해 형성된 것이다.
도 2c에 도시한 바와 같이, 상기 트랜치(24)를 포함한 실리콘 기판(23)의 전면에 HLD(High pressure Low temperature Dielectric)막(25)을 약 100Å 두께로 형성하고, 상기 HLD막(25)상에 게이트 산화막(26)을 약 650Å 두께로 형성한다.
한편, 상기 게이트 산화막(26)을 형성하기 전에 낮은 밀도를 갖는 HLD막(25)을 형성함으로서 실리콘 소스가 균일하게 외부의 산소와 반응하여 균일한 두께를 갖는 게이트 산화막(26)을 형성할 수 있다.
여기서 상기 게이트 산화막(26)은 H2+ O2가 혼합된 혼합 가스를 이용하여 건식(dry) 산화 공정을 통해 형성한다.
도 2d에 도시한 바와 같이, 상기 게이트 산화막(26)을 포함한 전면에 폴리 실리콘막(27)을 형성한다.
도 2e에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 폴리 실리콘막(27)을 선택적으로 제거하여 게이트 전극(27a)을 형성한다.
이어, 상기 게이트 전극(27a)을 마스크로 이용하여 실리콘 기판(23)에 소오스/드레인용 불순물 이온을 주입하여 게이트 전극(27a) 양측의 실리콘 기판(23) 표면내에 소오스/드레인 영역(28)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 산화막을 균일한 두께로 형성함으로서 고전압(70V이상)의 게이트 구동을 할 수 있다. 이로 인하여 별도의 전압 레귤레이터(voltage regulator)가 내부회로에 필요없기 때문에 칩면적으로 소형화를 이룰 수 있다.
둘째, 트랜치 주변부에 균일한 두께의 게이트 산화막을 형성함으로서 폴리 실리콘의 잔류물이 존재하지 않아 소자의 특성(단락, 누설전류 등) 열화를 방지할 수 있다.
셋째, 트랜치를 수직 프로파일(vertical profile)로 구현함으로서 디자인(design)시 마진(액티브 영역과 액티브 영역의 공간)을 가져 칩 밀도를 향상시킬 수 있다.
Claims (3)
- 핸들 웨이퍼상에 절연막 및 실리콘 기판을 차례로 증착하는 단계;상기 절연막의 표면이 소정부분 노출되도록 상기 실리콘 기판을 선택적으로 제거하여 트랜치를 형성하는 단계;상기 실리콘 기판을 포함한 전면에 HLD막을 형성하는 단계;상기 HLD막상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 실리콘 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 산화막은 H2+ O2가 혼합된 혼합 가스를 이용하여 건식 산화 공정으로 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.
- 제 1 항에 있어서, 상기 HLD막은 약 100Å 두께로 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100969527B1 (ko) * | 2006-12-08 | 2010-07-12 | 샤프 가부시키가이샤 | 고내압 ｍｏｓｆｅｔ를 구비한 반도체장치 및 그 제조방법 |
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