KR100903276B1 - 고전압 소자의 제조방법 - Google Patents

Abstract

본 발명은 숏 채널 효과를 개선하여 소자의 신뢰성을 향상시키도록 고전압 소자의 제조방법에 관한 것으로서, 제 1 도전형 기판상에 반도체층을 형성하는 단계와, 상기 반도체층의 일정영역상에 소자 격리막을 형성하는 단계와, 상기 소자 격리막 및 그 사이의 반도체층상에 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 차례로 형성하는 단계와, 상기 게이트 캡 절연막을 마스크로 이용하여 불순물 이온을 주입하여 상기 게이트 전극 양측의 반도체층 표면내에 제 2 도전형 웰을 형성하는 단계와, 상기 게이트 전극 및 게이트 캡 절연막의 양측면에 제 1 사이드 월을 형성하는 단계와, 상기 게이트 캡 절연막 및 제 1 사이드 월을 마스크로 이용하여 불순물 이온을 주입하여 상기 제 1 사이드 월 양측의 반도체층 표면내에 제 1 도전형 불순물 영역을 형성하는 단계와, 상기 제 1 사이드 월의 양측면에 제 2 사이드 월을 형성하는 단계와, 상기 게이트 캡 절연막 및 제 2 사이드 월을 마스크로 이용하여 불순물 이온을 주입하여 상기 제 2 사이드 월 양측의 반도체층 표면내에 제 2 도전형 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

고전압, 사이드 월, 숏 채널, 브레이크다운 전압

Description

고전압 소자의 제조방법{method for manufacturing of high voltage device}

도 1은 종래의 고전압 소자를 나타낸 구조 단면도

도 2a 내지 도 2e는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 에피택셜층

33 : 소자 격리막 34 : 게이트 산화막

35a : 게이트 전극 36 : 산화막

37 : 질화막 38 : TEOS막

39 : p-웰 40 : 제 1 사이드 월

41 : n+영역 42 : 제 2 사이드 월

43 : p+영역

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키는데 적당한 고전압 소자의 제조방법에 관한 것이다.

최근들어 반도체소자의 집적도 향상과 그에 따른 설계기술이 점차로 발달하여 하나의 반도체 칩에 시스템을 구성하려는 시도가 진행되고 있다. 이와 같은 시스템의 원칩(one-chip)화는 주로 시스템의 주요기능인 제어기, 메모리 및 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술로 발전되고 있다.

그러나, 시스템이 더욱 경량화 및 소형화되기 위해서는 시스템의 전원을 조절하는 입력단 및 출력단과 주요기능을 하는 회로가 하나의 칩에 통합되어야 하는데, 이와 같은 입력단 및 출력단은 고전압이 인가되는 회로이므로, 일반적인 저전압 CMOS(Complementary Metal Oxide Semiconductor)트랜지스터로는 구성이 불가능하여 고전압 전력 트랜지스터로 구성하였다.

즉, 고전압 브레이크다운(breakdown) 전압을 구현하기 위하여 두꺼운 에피택셜층을 갖는 반도체웨이퍼에 매몰된 접합층을 형성하였다.

상기한 바와같은 방식은 매몰된 접합층의 제조시 수천분의 확산시간이 요구되므로, 수율이 낮은 단점과, 고전압 트랜지스터와 저전압 CMOS 트랜지스터간의 소자 분리영역을 접합분리(junction isolation) 또는 자기분리(self isolation)를 통해 형성하므로, 칩의 크기가 커지는 단점과, 일반 CMOS 트랜지스터의 제조공정과 통합하기 어려운 단점이 있었다.

이를 개선하기 위하여 SOI(Silicon On Insulator) 기판을 사용하여 고전압 트랜지스터와 저전압 씨모스 트랜지스터를 하나의 칩으로 통합하는 파워 IC(power IC) 기술이 개발되었다.

상기한 바와 같은 파워 IC 기술은 고전압 트랜지스터영역을 트렌치 분리(trench isolation) 방법을 통해 분리하고, 저전압 씨모스 트랜지스터영역을 로코스(LOCOS)분리 방법을 통해 분리하면서, 동시에 고전압 트랜지스터영역의 트렌치 분리영역의 상부에 열산화막을 형성하는데, 이 고전압 트랜지스터영역과 저전압 씨모스 트랜지스터영역을 연속적으로 연결하는 소자분리방법 및 필드(field)를 형성하는 기술이 핵심기술이다.

따라서, 매몰된 접합층이 요구되지 않으며, 소자 분리영역을 트렌치 분리를 통해 형성하므로, 칩의 크기를 작게 함과 아울러 수율을 향상시킬 수 있고, 또한 일반 CMOS 트랜지스터의 제조공정과 통합하기가 용이한 장점이 있다.

이하, 첨부된 도면을 참고하여 종래의 고전압 소자를 설명하면 다음과 같다.

도 1은 종래의 고전압 소자를 나타낸 구조단면도이다.

도 1에 도시한 바와 같이, n형 반도체 기판(11)상에 형성되는 n형 에피택셜층(12)과, 상기 에피택셜층(12)의 양단에 소자간 격리를 위해 형성되는 소자 격리막(13)과, 상기 소자 격리막(13) 사이의 에피택셜층(12)상의 일정영역 및 상기 소자 격리막(13)과 그에 인접한 에피택셜층(12)상에 차례로 적층되어 형성되는 결과물(게이트 산화막(14), 게이트 전극(15), 산화막(16), 질화막(17), TEOS(Tetra Ethyl Ortho Silicate)막(18))(A)과, 상기 에피택셜층(12)상에 형성된 결과물(A)의 양측면에 형성되는 사이드 월(side wall)(19)과, 상기 결과물(A) 양측의 에피택셜층(12) 표면내에 형성되는 p-웰(20) 및 n+영역(21)과, 상기 사이드 월(19) 양측의 에피택셜층(12) 표면내에 형성되는 P+영역(22)을 포함하여 구성되어 있다.

상기와 구성된 종래의 고전압 소자는 게이트 산화막(14), 게이트 전극(15), 산화막(16), 질화막(17), TEOS막(18)으로 이루어진 결과물(A)을 형성한 후, 이를 마스크로 p형 불순물 이온을 주입하여 p-웰(20)을 형성한다.

이어, 계속해서 소오스의 오믹 콘택(ohmic contact)을 위해 n형 불순물 이온을 주입하여 n+영역(21)을 형성함으로써, p-웰(20)의 도펀트(dopant)와 n+영역(21)의 도펀트 사이의 확산 계수 차이를 이용하여 채널(channel)영역(B)을 형성한다.

한편, 미설명한 화살표는 종래의 고전압 소자의 동작 방향을 나타낸 것이고, 상기 n형 반도체 기판(11)이 드레인 역할을 하게 된다.

즉, 종래의 고전압 소자는 고압 고전류 구동이 가능한 수직(Vertical) CMOS 소자이다.

그러나 상기와 같은 종래의 고전압 소자에 있어서 다음과 같은 문제점이 있었다.

즉, 확산 공정의 히트 사이클(heat cycle)의 변화만으로도 채널 영역이 좁아져 숏 채널(short channel) 현상이 발생하여 소자의 불량이 발생한다(n+영역내의 도펀트가 사이드 확산에 따른 숏 채널 현상 때문에).

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 숏 채널 효과를 개선하여 소자의 신뢰성을 향상시키도록 고전압 소자의 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 고전압 소자의 제조방법은 제 1 도전형 기판상에 반도체층을 형성하는 단계와, 상기 반도체층의 일정영역상에 소자 격리막을 형성하는 단계와, 상기 소자 격리막 및 그 사이의 반도체층상에 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 차례로 형성하는 단계와, 상기 게이트 캡 절연막을 마스크로 이용하여 불순물 이온을 주입하여 상기 게이트 전극 양측의 반도체층 표면내에 제 2 도전형 웰을 형성하는 단계와, 상기 게이트 전극 및 게이트 캡 절연막의 양측면에 제 1 사이드 월을 형성하는 단계와, 상기 게이트 캡 절연막 및 제 1 사이드 월을 마스크로 이용하여 불순물 이온을 주입하여 상기 제 1 사이드 월 양측의 반도체층 표면내에 제 1 도전형 불순물 영역을 형성하는 단계와, 상기 제 1 사이드 월의 양측면에 제 2 사이드 월을 형성하는 단계와, 상기 게이트 캡 절연막 및 제 2 사이드 월을 마스크로 이용하여 불순물 이온을 주입하여 상기 제 2 사이드 월 양측의 반도체층 표면내에 제 2 도전형 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 고전압 소자의 제조방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2e는 본 발명에 의한 고전압 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, n형 반도체 기판(31)을 성장시키어 반도체층인 에피택셜층(32)을 형성한다.

이어, 상기 에피택셜층(32)상에 약 6000Å의 두께를 갖는 절연막을 형성하고, 포토 및 식각 공정을 통해 상기 절연막을 선택적으로 제거하여 소자간 격리를 위한 소자 격리막(33)을 형성한다.

도 2b에 도시한 바와 같이, 상기 소자 격리막(33) 사이의 에피택셜층(32)상에 게이트 산화막(34)을 형성하고, 상기 게이트 산화막(34)을 포함한 반도체 기판(31)의 전면에 폴리 실리콘막(35)을 형성한다.

이어, 상기 폴리 실리콘막(35)상에 산화막(36) 및 질화막(37)을 차례로 형성하고, 상기 질화막(37)상에 TEOS막(38)을 형성한다.

도 2c에 도시한 바와 같이, 포토 및 식각 공정을 통해 상기 TEOS막(38), 질화막(37), 산화막(36), 폴리 실리콘막(35), 게이트 산화막(34)을 선택적으로 제거하여 게이트 전극(35a)을 형성한다.

여기서 상기 게이트 전극(35a)상에 잔류하는 산화막(36), 질화막(37), TEOS막(38)은 게이트 캡 절연막이고, 상기 게이트 전극(35a), 산화막(36), 질화막(37), TEOS막(38)을 포함한 것을 결과물(A)라고 한다.

이어, 상기 결과물(A)을 마스크 이용하여 상기 반도체 기판(31)의 전면에 저농도 p형 불순물 이온을 주입하여 상기 에피택셜층(32)의 표면내에 p-웰(39)을 형성한다.

도 2d에 도시한 바와 같이, 상기 결과물(A)을 포함한 반도체 기판(31)의 전면에 제 1 절연막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 결과물(A)의 양측면에 제 1 사이드 월(40)을 형성한다.

여기서 상기 제 1 절연막은 TEOS막을 약 2000Å 두께로 형성한다.

이어, 상기 제 1 사이드 월(40) 및 결과물(A)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 p-웰(39)이 형성된 에피택셜층(32)의 표면내에 n+영역(41)을 형성한다.

여기서 상기 n+영역(41)은 불순물 이온 주입시 마스크로 사용된 제 1 사이드 월(40)에 의해 상기 p-웰(39)보다 좁은 폭을 갖고 형성되어 이후에 히티 사이클이 변하더라도 사이드 확산에 의한 숏 채널 효과를 개선할 수 있다.

도 2e에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 제 2 절연막을 형성한 후, 에치백 공정을 실시하여 상기 제 1 사이드 월(40)의 양측면에 제 2 사이드 월(42)을 형성한다.

이어, 상기 제 1, 제 2 사이드 월(40,42) 및 결과물(A)을 마스크로 이용하여 상기 p-웰(39)의 바이어스(bias)를 위해 상기 반도체 기판(31)의 전면에 고농도 p형 불순물 이온을 주입하여 상기 에피택셜층(32)의 표면내에 p+영역(43)을 형성한다.

한편, 상기와 같이 형성된 본 발명의 고전압 소자는 게이트를 형성한 후 p-웰(VT 조절용 이온주입)(39)을 형성하고, 제 1 사이드 월(40)을 형성한 후 n+영역(41)을 형성함으로써 p-웰(39)의 도펀트와 n+영역(41)의 도펀트 사이의 거리를 두어 히트 사이클의 변화에 의해 n+영역(41)이 사이드 확산되어 p-웰(41)의 좁아짐 현상으로 인한 숏 채널 마진을 향상시킬 수 있다.

또한, 채널 브레이크다운 전압(breakdown voltage ; BV)의 향상에 따른 고압 및 고전류 소자의 구현이 가능하다. 즉, BV는 -45V이상, VT는 2.0 ~ 2.5V로 할 수 있다.

그리고 본 발명의 고전압 소자의 제조방법에서 제 1 사이드 월(40)의 두께를 조절하여 각종 채널 길이를 조절할 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 고전압 소자의 제조방법은 다음과 같은 효과가 있다.

즉, 히트 사이클(heat cycle)의 변화에 따른 숏 채널 효과(short channel effect)가 큰 20V급 수직(vertical) CMOS에서 게이트를 형성한 후 p-웰(VT 조절용 이온주입)을 형성하고, 사이드 월을 형성한 후 n+영역을 형성함으로써 p-웰의 도펀트와 n+영역의 도펀트 사이의 거리를 두어 숏 채널 마진(margin) 증가 및 브레이크다운 전압 증가로 인한 고압 고전류의 구동이 가능하다.

Claims (3)

1. 제 1 도전형 기판상에 반도체층을 형성하는 단계;

   상기 반도체층의 일정영역상에 소자 격리막을 형성하는 단계;

   상기 소자 격리막 및 그 사이의 반도체층상에 게이트 절연막을 개재하여 게이트 전극 및 게이트 캡 절연막을 차례로 형성하는 단계;

   상기 게이트 캡 절연막을 마스크로 이용하여 불순물 이온을 주입하여 상기 게이트 전극 양측의 반도체층 표면내에 제 2 도전형 웰을 형성하는 단계;

   상기 게이트 전극 및 게이트 캡 절연막의 양측면에 제 1 사이드 월을 형성하는 단계;

   상기 게이트 캡 절연막 및 제 1 사이드 월을 마스크로 이용하여 불순물 이온을 주입하여 상기 제 1 사이드 월 양측의 반도체층 표면내에 제 1 도전형 불순물 영역을 형성하는 단계;

   상기 제 1 사이드 월의 양측면에 제 2 사이드 월을 형성하는 단계; 및

   상기 게이트 캡 절연막 및 제 2 사이드 월을 마스크로 이용하여 불순물 이온을 주입하여 상기 제 2 사이드 월 양측의 반도체층 표면내에 제 2 도전형 불순물 영역을 형성하는 단계

   를 포함하는 고전압 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 게이트 캡 절연막은 산화막, 질화막, TEOS막이 차례로 적층하여 형성하는 고전압 소자의 제조방법.
3. 제 1 항에 있어서,

   상기 제 1 사이드 월은 TEOS막을 2000Å 두께로 형성한 후 에치백하여 형성하는 고전압 소자의 제조방법.

Images