KR20090047345A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

(과제) 소정의 내압으로, 소정의 ON 저항을 얻을 수 있는 실용 가능한 리서프형 LDMOS (반도체 소자) 를 실현하는 수단을 제공한다.
(해결 수단) 제 1 도전형 불순물을 확산시킨 반도체층과, 반도체층에 형성된 국소 절연층과, 국소 절연층의 일측의 반도체층에, 제 1 도전형과는 역형인 제 2 도전형 불순물을 확산시켜 형성된 드레인층과, 국소 절연층의 타측으로부터 이간된 반도체층에, 제 2 도전형 불순물을 확산시켜 형성된 소스층과, 국소 절연층 상에서부터 소스층에 이르는 반도체층 상에 형성된 게이트 전극을 구비한 반도체 소자에 있어서, 드레인층 하, 국소 절연층 하, 및 게이트 전극 하의 반도체층에, 제 2 도전형 불순물을 드레인층보다 저농도로 확산시켜 형성된 저농도 확산층과, 게이트 전극과 반도체층 사이에 형성되고, 또한 게이트 전극의 소스층측 단부로부터 국소 절연층을 향하여, 국소 절연층에 도달하지 않게 연장되어 있는 제 1 게이트 절연막과, 게이트 전극과 반도체층 사이에 형성되고, 또한 국소 절연층의 타측의 단부로부터 소스층을 향하여 연장되며, 제 1 게이트 절연막에 접속된, 막두께가 제 1 게이트 절연막의 막두께보다 두껍고, 국소 절연층의 막두께의 반보다 얇은 제 2 게이트 절연막을 갖는다.
리서프형 LDMOS, 고내압 MOSFET

Description

반도체 소자 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은, 고내압 및 저소비 전력이 요구되는 가로형 2 중 확산 MOS 트랜지스터 등의 반도체 소자 및 그 제조 방법에 관한 것이다.
종래의 가로형 2 중 확산 MOS (Metal Oxide Semiconductor) 트랜지스터 (LDMOS 라고 함) 에 있어서는, P 형 반도체 기판에 N 형 불순물을 저농도로 확산시켜 형성된 N 웰층에 형성된 산화 실리콘으로 이루어지는 국소 절연층과, 국소 절연층의 일측에 인접하는 영역의 N 웰층에 N 형 불순물을 고농도로 확산시켜 형성된 드레인층과, 국소 절연층의 타측으로부터 이간된 영역의 N 웰층에 P 형 불순물을 저농도로 확산시켜 형성된 P 보디 확산층과, P 보디 확산층에 N 형 불순물을 고농도로 확산시켜 형성된 소스층과, 국소 절연층 상에서부터 소스층에 이르는 영역의 N 웰층 상에 형성된 게이트 전극과, 게이트 전극과 N 웰층 사이에 형성된 제 1 게이트 절연막과, 국소 절연층의 타측에 인접하는 영역에 형성된, 제 1 게이트 절연막에 접속하며, 제 1 게이트 절연막보다 두껍고, 국소 절연층보다 얇은 막두께의 제 2 게이트 절연막을 구비한 N 형 LDMOS 를 형성하고, 막두께가 두꺼운 제 2 게이 트 절연막의 소스층측의 단부를 P 보디 확산층과 중첩되지 않는 범위에서 접근시킴과 함께, N 웰층에 형성된 국소 절연층에 의해 드리프트 드레인 영역의 길이를 실질적으로 증가시켜, 소스 드레인 사이 내압을 향상시키고 있다 (예를 들어, 특허 문헌 1 참조).
이와 같은 LDMOS 는, 소스층 하에 형성된 보디 확산층과, 그 주위의 반도체층을 상이한 도전형 확산층으로 하여, 그 경계에 형성되는 PN 접합으로부터 반도체층을 드레인층 방향으로 신장되는 공핍층에 의해, 게이트 전극이 OFF 상태시의 소스 드레인 사이 내압을 향상시키는 것이지만, 소스 드레인 사이 내압을 더욱 향상시키기 위해서, 드레인층 하에, 반도체층과는 상이한 도전형의 드리프트 확산층을 형성하고, 그 주위의 반도체층과의 경계에 형성되는 PN 접합과 드레인층 사이를 접근시켜, PN 접합으로부터 드리프트 확산층을 드레인층 방향으로 신장되는 공핍층의 형성을 용이하게 하여, 소스 드레인 사이 내압의 향상을 도모하는 LDMOS (리서프형 LDMOS 라고 함) 가 제안되어 있다 (예를 들어, 비특허 문헌 1 참조).
특허 문헌 1 ; 일본 공개특허공보 2007-67181호 (주로 6 페이지 단락 0019 - 8 페이지 단락 0047, 도 3A, 도 4)
비특허 문헌 1 ; Y.Kawagutchi 외, 「0.6㎛ BiCMOS Based 15 and 25V LDMOS for a Analog Application」, Proc. 2001 Int. Symp. Power Semiconductor Devices & ICs, p.169
상기 서술한 리서프형 LDMOS 는, 특허 문헌 1 에 기재된 LDMOS 와 비교하여, PN 접합을 형성하는 농도 차를 동일하게 한 경우에는, 게이트 전극이 OFF 상태시의 소스 드레인 사이 내압 (이하, 간단히 내압이라고 함) 을 보다 고내압으로 할 수 있다는 이점을 가지고 있고, 이 이점을 이용하면, 동일한 내압의 경우에, 드리프트 확산층의 확산 농도를 보다 고농도로 하여 ON 저항을 보다 감소시키고, 소비 전력의 추가적인 저감을 도모할 수 있으나, 실용 가능한 리서프형 LDMOS 는 실현에 이르지 못한 것이 현상황이다.
이것은, 게이트 전극 하의 게이트 절연막을, 리서프형 LDMOS 를 동작시키기 위한 통상적인 막두께로 하면, 형상의 변화점인, 드리프트 확산층 중의 국소 절연층의 소스층측 단부 바로 아래에 전계 집중이 보다 발생되기 쉬워져, 소정의 내압으로, 소정의 ON 저항을 얻는 것이 곤란해지기 때문이다.
그래서, 본 발명은, 소정의 내압으로, 소정의 ON 저항을 얻을 수 있는 실용 가능한 리서프형 LDMOS (반도체 소자) 를 실현하는 수단을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해서, 제 1 도전형 불순물을 확산시킨 반도체층과, 상기 반도체층에 형성된 국소 절연층과, 상기 국소 절연층의 일측의 상기 반도체층에, 상기 제 1 도전형과는 역형 (逆型) 인 제 2 도전형 불순물을 확 산시켜 형성된 드레인층과, 상기 국소 절연층의 타측으로부터 이간된 상기 반도체층에, 상기 제 2 도전형 불순물을 확산시켜 형성된 소스층과, 상기 국소 절연층 상에서부터 상기 소스층에 이르는 상기 반도체층 상에 형성된 게이트 전극을 구비한 반도체 소자에 있어서, 상기 드레인층 하, 상기 국소 절연층 하, 및 상기 게이트 전극 하의 상기 반도체층에, 상기 제 2 도전형 불순물을 상기 드레인층보다 저농도로 확산시켜 형성된 저농도 확산층과, 상기 게이트 전극과 상기 반도체층 사이에 형성되고, 또한 상기 게이트 전극의 상기 소스층측 단부로부터 상기 국소 절연층을 향하여, 상기 국소 절연층에 도달하지 않게 연장되어 있는 제 1 게이트 절연막과, 상기 게이트 전극과 상기 반도체층 사이에 형성되고, 또한 상기 국소 절연층의 타측의 단부로부터 상기 소스층을 향하여 연장되며, 상기 제 1 게이트 절연막에 접속된, 막두께가 상기 제 1 게이트 절연막의 막두께보다 두껍고, 상기 국소 절연층의 막두께의 반보다 얇은 제 2 게이트 절연막을 갖는 것을 특징으로 한다.
이로써, 본 발명은, 저농도 확산층 상의 제 1 게이트 절연막과 제 2 게이트 절연막의 접속부에 단 형상의 형상 변화점을 형성할 수 있고, 형상의 변화점에서 발생되는 전계 집중을 단계적으로 분산시켜, 국소 절연층의 소스층측 단부의 형상 변화점에서 발생된 전계 집중을 완화시켜, 보다 높은 내압을 확보할 수 있게 되어, 소정의 내압으로, 소정의 ON 저항을 얻을 수 있는 실용 가능한 리서프형 LDMOS 를 실현할 수 있다는 효과가 얻어진다.
이하에, 도면을 참조하여 본 발명에 의한 반도체 소자 및 그 제조 방법의 실시예에 대해서 설명한다.
도 1 은 실시예의 반도체 소자의 단면을 나타내는 설명도이고, 도 2, 도 3 은 실시예의 반도체 소자의 제조 방법을 나타내는 설명도이다.
도 1 에 있어서, 1 은 반도체 소자로서의 리서프형 LDMOS 이다. 본 실시예에서는 P 형의 리서프형 LDMOS 이다.
2 는 반도체층으로서의 실리콘 기판으로, 실리콘 (Si) 으로 이루어지는 기판에, 본 실시예의 제 1 도전형 불순물인 인 (P) 이나 비소 (As) 등의 N 형 불순물을 비교적 저농도로 확산시켜 형성되어 있다 (이하, N 형 실리콘 기판 (2) 이라고 함).
본 실시예의 N 형 실리콘 기판 (2) 상에는, 리서프형 LDMOS (1) 를 형성하기 위한 소자 형성 영역 (3) 및 소자 형성 영역 (3) 의 주위를 둘러싸는 소자 분리층 (4) 을 형성하기 위한 소자 분리 영역 (5) 이 설정되어 있다.
소자 분리층 (4) 은, N 형 실리콘 기판 (2) 의 소자 분리 영역 (5) 에서, 산화 실리콘 (SiO2) 등의 절연 재료로 형성되고, N 형 실리콘 기판 (2) 의 이웃하는 소자 형성 영역 (3) 과의 사이를 전기적으로 절연 분리하는 기능을 가지고 있다.
7 은 국소 절연층으로, N 형 실리콘 기판 (2) 의 소자 형성 영역 (3) 을 둘러싸는 소자 분리층 (4) 내측의 소자 분리층 (4) 으로부터 이간된 위치에, 소자 분리층 (4) 과 동일한 절연 재료로, 동일한 두께로 형성된 절연층이다.
8 은 드레인층으로, 국소 절연층 (7) 의 일측과 소자 분리층 (4) 사이의 영역의 N 형 실리콘 기판 (2) 에, 본 실시예의 제 2 도전형 불순물인 N 형과는 역형인 붕소 (B) 등의 P 형 불순물을 고농도로 확산시켜 형성된 확산층이다.
11 은 소스층으로, 국소 절연층 (7) 의 타측으로부터 이간된 N 형 실리콘 기판 (2) 의 소자 형성 영역 (3) 의 표층에, P 형 불순물을 고농도로 확산시켜 형성된 확산층이다.
12 는 인양 (引揚) 층으로서의 N＋확산층으로, 소스층 (11) 에 인접한 영역의 표층에, N 형 불순물을 고농도로 확산시켜 형성된 확산층이다.
13 은 게이트 전극으로, N 형 불순물을 비교적 고농도로 함유하는 다결정 실리콘 등의 전극 재료로 이루어지는 전극으로서, 국소 절연층 (7) 상에서부터 소스층 (11) 의 단부에 이르는 영역의 N 형 실리콘 기판 (2) 상에 형성되어, N 형 실리콘 기판 (2) 에 대향 배치되어 있다.
14 는 저농도 확산층으로서의 드리프트 확산층으로, 국소 절연층 (7) 의 일측과 소자 분리층 (4) 사이의 N 형 실리콘 기판 (2), 및 국소 절연층 (7) 의 타측에 인접하는 영역의 N 형 실리콘 기판 (2) 에, P 형 불순물을 드레인층 (8) 보다 저농도로 주입하여 형성된 저농도 주입층 (14a ; 도 4 등 참조. 이하, P 저농도 주입층 (14a) 이라고 함) 의 P 형 불순물을 열처리에 의해 확산시키고, 드레인층 (8) 하, 국소 절연층 (7) 하, 및 게이트 전극 (13) 하의 N 형 실리콘 기판 (2) 에 형성된 확산층 (이하, P 드리프트 확산층 (14) 이라 함) 으로서, 확산 후에 국소 절연층 (7) 의 타측, 즉 소스층 (11) 측의 단부 A 로부터 거리 Lo (오프셋 길이 Lo 라고 함) 떨어진 위치까지의 영역으로 연장되어 형성되어 있다.
15 는 보디 확산층으로, 국소 절연층 (7) 의 타측으로 연장된 P 드리프트 확산층 (14) 으로부터 이간된 영역의, N 형 실리콘 기판 (2) 의 소자 형성 영역 (3) 에, N 형 불순물을 N 형 실리콘 기판 (2) 보다 고농도로, 또한 N＋확산층 (12) 보다 저농도로 확산시켜 형성된 확산층 (이하, N 보디 확산층 (15) 이라고 함) 으로서, 소스층 (11) 및 N＋확산층 (12) 으로 둘러싸여 형성되어 있다.
16 은 제 1 게이트 절연막으로, 게이트 전극 (13) 과 N 형 실리콘 기판 (2) 사이에서, 게이트 전극 (13) 의 소스층 (11) 측의 단부로부터 국소 절연층 (7) 을 향하여, 국소 절연층 (7) 에 도달하지 않게 연장되고, 산화 실리콘 등의 절연 재료로 형성된, 리서프형 LDMOS (1) 를 동작시키기 위한 본래의 막두께 (본 실시예에서는 15㎚ 정도) 를 갖는 비교적 막두께가 얇은 절연막이다.
17 은 제 2 게이트 절연막으로, 게이트 전극 (13) 과 N 형 실리콘 기판 (2) 사이에서, 국소 절연층 (7) 의 타측의 단부로부터 소스층 (11) 을 향하여 연장되어, 제 1 게이트 절연막 (16) 에 접속하고, 제 1 게이트 절연막 (16) 과 동일한 절연 재료로, 제 1 게이트 절연막 (16) 의 막두께보다 두껍고, 또한 국소 절연층 (7) 의 막두께의 반보다 얇은 막두께 (본 실시예에서는 50㎚ 정도) 로 형성된 절연막으로서, 드레인층 (8) 측에 형성된 P 드리프트 확산층 (14) 상의, 국소 절연층 (7) 의 소스층 (11) 측의 단부 A 로부터 거리 Ls (스텝 길이 Ls 라고 함) 떨어진 위치까지의 영역에 형성되어 있다.
상기 구성의 리서프형 LDMOS (1) 의 채널은, 제 1 게이트 절연막 (16) 을 사 이에 두고 게이트 전극 (13) 과 대향하는 N 보디 확산층 (15) 및 N 형 실리콘 기판 (2) 의 표층에 형성된다.
20 은 층간 절연막으로, N 형 실리콘 기판 (2) 상에 형성된 리서프형 LDMOS (1) 등을 덮는 산화 실리콘 등의 절연 재료로 이루어지는 절연막이다.
22 는 컨택트 플러그로, 층간 절연막 (20) 을 관통하여 리서프형 LDMOS (1) 의 드레인층 (8) 및 소스층 (11) 과 N＋확산층 (12) 의 경계부에 도달하는 관통구멍으로서 개구된 컨택트홀에, 각각 텅스텐 (W) 이나 알루미늄 (Al) 등의 도전 재료를 매립하여 형성된 도전 플러그이다.
23 은 메탈 배선으로, 층간 절연막 (20) 상에 형성된 텅스텐이나 알루미늄 등의 도전 재료로 이루어지는 금속 도전층을 패터닝하여 형성된 배선으로서, 각 컨택트 플러그 (22) 에 전기적으로 접속하고 있다.
도 2 에 있어서, 25 는 마스크 부재로서의 레지스트 마스크로, 포토리소그래피에 의해 N 형 실리콘 기판 (2) 상에 도포된 포지티브형 또는 네거티브형의 레지스트를 노광 및 현상 처리하여 형성된 마스크 패턴으로서, 본 실시예의 에칭이나 이온 주입에 있어서의 마스크로서 기능한다.
이하에, 도 2, 도 3 에 P 로 나타내는 공정에 따라, 본 실시예의 반도체 소자의 제조 방법에 대해서 설명한다.
도 2의 (P1) 에서와 같이, N 형 불순물을 저농도로 확산시켜, 소자 형성 영역 (3) 및 소자 분리 영역 (5) 을 설정한 N 형 실리콘 기판 (2) 을 준비하고, N 형 실리콘 기판 (2) 상에 열산화법에 의해 얇은 막두께의 패드 산화막을 형성하고, 그 패드 산화막 상에 CVD (Chemical Vapor Deposition) 법에 의해 질화 실리콘 (Si3N4) 으로 이루어지는 실리콘 질화막을 형성하고, 포토리소그래피에 의해 실리콘 질화막 상에, 국소 절연층 (7) 의 형성 영역을 제외한 소자 형성 영역 (3) 을 덮는, 즉 소자 분리 영역 (5) 및 국소 절연층 (7) 의 형성 영역을 노출시킨 레지스트 마스크 (25 ; 도시하지 않음) 를 형성한다.
그리고, 형성된 레지스트 마스크 (25) 를 마스크로 하여, 이방성 에칭에 의해 실리콘 질화막을 제거하여 패드 산화막을 노출시키고, 레지스트 마스크 (25) 의 제거 후에, 노출된 실리콘 질화막을 마스크로 하여 LOCOS (Local Oxidation Of Silicon) 법에 의해, 소자 분리 영역 (5) 의 N 형 실리콘 기판 (2) 을 산화하여 막두께 450nm 정도의 소자 분리층 (4) 및 국소 절연층 (7) 을 형성하고, 웨트 에칭에 의해 실리콘 질화막 및 패드 산화막을 제거한다.
도 2의 (P2) 에서와 같이, 열산화법에 의해 소자 형성 영역 (3) 의 N 형 실리콘 기판 (2) 의 상면을 산화하여 산화 실리콘으로 이루어지는 막두께 30nm 정도의 희생 산화막 (27) 을 형성하고, 도 4 에 나타내는 바와 같이, 포토리소그래피에 의해 소자 분리층 (4) 과 국소 절연층 (7) 의 일측 사이, 및 국소 절연층 (7) 의 타측에 인접하는 영역, 즉 소스층 (11) 이 형성되는 측의 국소 절연층 (7) 의 단부 A 로부터 거리 Lt (주입시 오프셋 길이 Lt 라고 함. 본 실시예에서는 Lt = 0.5㎛) 떨어진 위치까지의 영역의 소자 형성 영역 (3) 의 희생 산화막 (27) 을 노출시킨 레지스트 마스크 (25) 를 형성한다.
그리고, 형성된 레지스트 마스크 (25) 를 마스크로 하여, 노출되어 있는 희생 산화막 (27) 하의 N 형 실리콘 기판 (2) 에, 1×1013/㎠ 의 P 형 불순물 이온 (본 실시예에서는 붕소) 을 주입하여, P 드리프트 확산층 (14) 을 형성하기 위한 P 저농도 주입층 (14a) 을 형성한다.
이 경우의 희생 산화막 (27) 은, 이온 주입시의 N 형 실리콘 기판 (2) 의 상면을 보호하여 상면의 평탄성을 유지함과 함께, 실리콘 질화막의 잔사가 존재하는 경우의 잔사 제거 등을 위해서 형성된다.
도 2의 (P3) 에서와 같이, 공정 (P2) 에서 형성된 레지스트 마스크 (25) 제거 후에, 웨트 에칭에 의해 희생 산화막 (27) 을 제거하고, 열산화법에 의해 N 형 실리콘 기판 (2) 의 상면 전체면을 산화하여, 소자 분리층 (4) 및 국소 절연층 (7) 을 제외한 영역의 소자 형성 영역 (3) 의 N 형 실리콘 기판 (2) 상면에, 산화 실리콘으로 이루어지는 막두께 47nm 정도의 제 2 게이트 절연막 (17) 을 형성하고, 포토리소그래피에 의해 국소 절연층 (7) 의 타측에 인접하는 영역, 즉 소스층 (11) 이 형성되는 측의 국소 절연층 (7) 의 단부 A 로부터, 웨트 에칭에 의한 감소량을 예상한 거리 (본 실시예에서는 0.8㎛) 떨어진 위치까지의 영역의 P 저농도 주입층 (14a) 상의 제 2 게이트 절연막 상, 및 국소 절연층 (7) 상을 덮는 레지스트 마스크 (25) 를 형성하고, 이 레지스트 마스크를 마스크로 하여 불산 (HF) 을 사용한 웨트 에칭에 의해 산화 실리콘을 선택적으로 에칭하고, 노출되어 있는 제 2 게이트 절연막 (17) 을 제거하여 N 형 실리콘 기판 (2) 의 상면을 노출시키고, 국소 절연 층 (7) 의 단부 A 로부터 스텝 길이 Ls (본 실시예에서는 0.7㎛) 떨어진 위치에 단면이 형성된 제 2 게이트 절연막 (17) 을 형성한다.
도 2의 (P4) 에서와 같이, 공정 (P3) 에서 형성된 레지스트 마스크 (25) 를 제거하고, 열산화법에 의해, N 형 실리콘 기판 (2) 의 상면을 산화하여, 제 2 게이트 절연막 (17) 에 접속시키고, 제 2 게이트 절연막 (17) 보다 막두께가 얇은, 산화 실리콘으로 이루어지는 막두께 15nm 정도의 리서프형 LDMOS (1) 의 제 1 게이트 절연막 (16) 을 형성한다.
이 열산화에 의해 제 2 게이트 절연막 (17) 의 막두께는, 50nm 정도로 성장된다.
도 3의 (P5) 에서와 같이, CVD 법에 의해, 제 1 및 제 2 게이트 절연막 (16, 17) 상 등의 N 형 실리콘 기판 (2) 의 상면 전체면에, N 형 불순물 (본 실시예에서는 인) 을 함유한 다결정 실리콘을 퇴적하여 막두께 300nm 정도의 전극 재료층을 형성하고, 포토리소그래피에 의해 전극 재료층 상에, 소자 형성 영역 (3) 의 국소 절연층 (7) 상에서부터 소스층 (11) 의 형성 영역에 이르는 게이트 전극 (13) 의 형성 영역을 덮는 레지스트 마스크 (25 ; 도시하지 않음) 를 형성하고, 이것을 마스크로 하여 전극 재료층 및 제 1 게이트 절연막 (16) 을 이방성 에칭에 의해 제거하여, N 형 실리콘 기판 (2) 의 상면을 노출시키고 게이트 전극 (13) 을 형성한다.
그리고, 상기 레지스트 마스크 (25) 를 제거하고, 포토리소그래피에 의해 소자 형성 영역 (3) 의 N 보디 확산층 (15) 의 형성 영역의 N 형 실리콘 기판 (2) 을 노출시킨 레지스트 마스크 (25 ; 도시하지 않음) 를 형성하고, 이것을 마스크로 하 여 1×1013/㎠ 의 N 형 불순물 이온 (본 실시예에서는 인) 을 주입하고, 주입 후에 1050℃ 의 열처리에 의해 주입한 N 형 불순물을 확산시켜, N 형 실리콘 기판 (2) 보다 N 형 불순물을 고농도로 확산 (본 실시예에서는 1×1018/㎤) 시킨 N 보디 확산층 (15) 을 형성한다.
이 때, P 저농도 주입층 (14a) 에 주입된 P 형 불순물도 동시에 활성화되어 확산되고, P 저농도 주입층 (14a) 이 확대되어, 국소 절연층 (7) 의 단부 A 로부터의 오프셋 길이 Lo 가 0.9㎛ 가 된, P 형 불순물을 저농도로 확산 (본 실시예에서는 5×1017/㎤) 시킨 P 드리프트 확산층 (14) 이 형성된다.
이로써, N 형 실리콘 기판 (2) 과 P 드리프트 확산층 (14) 의 PN 접합의 위치는, 제 1 게이트 절연막 (16) 바로 아래의 제 2 게이트 절연막 (17) 에 근접한 위치에 형성된다.
또, N 보디 확산층 (15) 의 국소 절연층 (7) 측의 단부는, 국소 절연층 (7) 의 단부 A 로부터 1㎛ 정도 떨어진 위치가 된다.
또한, 상기한 오프셋 길이 Lo 는, N 형 실리콘 기판 (2) 과 P 드리프트 확산층 (14) 의 경계의 실측이 곤란하기 때문에, 확대대 (代) 의 0.4㎛ 는 시뮬레이션 계산에 의해 구하였다.
도 3의 (P6) 에서와 같이, 공정 (P5) 에서 이온 주입에 사용한 레지스트 마스크 (25) 를 제거하고, 포토리소그래피에 의해 N 형 실리콘 기판 (2) 상에, 소자 형성 영역 (3) 의 소자 분리층 (4) 과 국소 절연층 (7) 의 일측 사이의 P 드리프트 확산층 (14 ; 드레인층 (8) 의 형성 영역) 및 게이트 전극 (13) 의 국소 절연층 (7) 의 반대측에 인접하는 소스층 (11) 의 형성 영역의 N 보디 확산층 (15) 을 노출시킨 레지스트 마스크 (25 ; 도시하지 않음) 를 형성하고, 이것을 마스크로 하여 P 형 불순물 (본 실시예에서는 붕소) 을 주입하여, P 형 불순물을 P 드리프트 확산층 (14) 보다 고농도로 확산시킨 드레인층 (8) 및 소스층 (11) 을 형성한다.
상기 레지스트 마스크 (25) 제거 후에, 포토리소그래피에 의해 N 형 실리콘 기판 (2) 상에, N 보디 확산층 (15) 의 소스층 (11) 에 인접하는 N＋확산층 (12) 의 형성 영역을 노출시킨 레지스트 마스크 (25 ; 도시하지 않음) 를 형성하고, 이것을 마스크로 하여 N 형 불순물 (본 실시예에서는 비소) 을 주입하고, N 보디층 (11) 보다 N 형 불순물을 고농도로 확산시킨 N＋확산층을 형성하여, 상기 레지스트 마스크 (25) 를 제거한다.
도 3의 (P7) 에서와 같이, 드레인층 (8), 소스층 (11), 게이트 전극 (13) 등의 N 형 실리콘 기판 (2) 상의 전체면에, CVD 법에 의해 산화 실리콘을 비교적 두껍게 퇴적하고, 그 상면을 평탄화 처리하여 층간 절연막 (20) 을 형성한다.
층간 절연막 (20) 형성 후에, 포토리소그래피에 의해 층간 절연막 (20) 상에, 소스층 (11) 과 N＋확산층 (12) 의 경계부 및 드레인층 (8) 각각의 컨택트홀 형성 영역의 층간 절연막 (20) 을 노출시킨 개구부를 갖는 레지스트 마스크 (25 ; 도시하지 않음) 를 형성하고, 이것을 마스크로 하여 산화 실리콘을 선택적으로 에칭하는 이방성 에칭에 의해, 층간 절연막 (20) 관통하여 소스층 (11) 과 N＋확산층 (12) 의 경계부 및 드레인층 (8) 에 도달하는 컨택트홀을 각각 형성하고, 상기 레 지스트 마스크 (25) 제거 후에, CVD 법 또는 스퍼터법에 의해 컨택트홀 내에 텅스텐을 매립, 그 상면을 평탄화 처리하여 층간 절연막 (20) 의 상면을 노출시켜, 컨택트 플러그 (22) 를 형성한다.
그리고, 스퍼터법 등에 의해, 층간 절연막 (20) 상에, 알루미늄을 퇴적하여 메탈 배선 (23) 을 형성하기 위한 금속 도전층을 형성하고, 포토리소그래피에 의해 메탈 배선 (23) 의 형성 영역을 덮는 레지스트 마스크 (25 ; 도시하지 않음) 를 형성하며, 이것을 마스크로 하여 금속 도전층을 에칭하여 컨택트 플러그 (22) 에 전기적으로 접속하는 메탈 배선 (23) 을 형성하여, 도 1 에 나타내는 본 실시예의 리서프형 LDMOS (1) 를 형성한다.
이와 같이 하여 형성된 리서프형 LDMOS (1) 에 있어서는, 소스층 (11) 및 N＋확산층 (12) 이 접지되어 있다. 그리고, N 보디 확산층은, N＋확산층 (12) 을 개재하여 접지되고, 드레인층 (8) 에 소정의 내압 이하의 부 (負) 전압을 인가한 상태에서, 게이트 전극 (13) 에 임계 전압 이상의 부전압을 인가하면, N 보디 확산층 (15) 및 이것에 인접하는 N 형 실리콘 기판의 표층이 반전되어 채널이 형성되고 소스층 (11) 에서부터 드레인층 (8) 으로 전류가 흐른다. 이 게이트 전극 (13) 으로의 전압 인가를 반복하면, 스위칭 동작이 가능해진다.
또, 게이트 전극 (13) 의 OFF 상태시에는, P 드리프트 확산층 (14) 과 N 형 실리콘 기판 (2) 의 PN 접합부로부터 드레인층 (8) 의 방향으로 공핍층이 신장됨으로써, 전계를 완화시켜 내압을 확보할 수 있다.
이 때, 본 실시예의 국소 절연층 (7) 의 소스층 (11) 측 단부에는, 국소 절 연층 (7) 에 인접하고, 제 1 게이트 절연막 (16) 에 단 형상으로 접속하는 막두께가 두꺼운 제 2 게이트 절연막 (17) 이 형성되어 있기 때문에, 형상의 변화점에서 발생되는 전계 집중을 단계적으로 분산시켜, 국소 절연층 (7) 의 소스층 (11) 측 단부의 형상 변화점에서 발생된 전계 집중을 완화시킬 수 있어, 보다 높은 내압을 확보할 수 있다.
한편, 게이트 전극 (13) 의 ON 상태시에는, 두꺼운 제 2 게이트 절연막 (17) 에 의해 전류 경로가 저해되지 않아, 결과적으로 ON 저항의 상승이 억제된다.
상기와 같이 하여 제조한 리서프형 LDMOS (1) 가 목표로 하는 소정의 내압은 20V 이상, 소정의 ON 저항은 80mΩ㎟ 이하이다.
도 5 내지 도 7 은, 전계 집중 완화에 공헌하는 두꺼운 제 2 게이트 절연막 (17) 의 스텝 길이 Ls 를, 상기 공정 (P3) 의 국소 절연층 (7) 단부 A 로부터의 레지스트 마스크 (25) 의 형성 영역을 변경하여, 스텝 길이 Ls 를 변화시킨 경우의 내압, ON 저항, 임계 전압의 실측 결과이다.
또한, 공정 (P2) 의 P 저농도 주입층 (14a) 형성시의 주입시 오프셋 길이 Lt 는 0.5㎛ 로 모두 동일하고, P 드리프트 확산층 (14) 의 오프셋 길이 Lo 는 0.9㎛ (확대대 0.4㎛ 는 시뮬레이션 계산 결과) 로 모두 동일하다.
본 실시예의 리서프형 LDMOS (1) 의 목표 내압 20V 이상을 확보하기 위해서는, 도 5 에 나타내는 바와 같이, 스텝 길이 Ls 를 0.3㎛ 이상으로 할 필요가 있다.
또, 목표 ON 저항 80mΩ㎟ 이하를 확보하기 위해서는, 도 6 에 나타내는 바 와 같이, 스텝 길이 Ls 를 1.1㎛ 이하로 할 필요가 있다.
따라서, 도 7 에 나타내는 바와 같이, 임계 전압을 소정의 전압역으로 유지한 상태에서, 내압과 ON 전류의 목표치를 양립시키기 위해서는, 스텝 길이 Ls 의 범위를 0.3㎛ 이상, 1.1㎛ 이하의 범위로 하는 것이 바람직하다.
스텝 길이 Ls 를 0.3㎛ 미만으로 하면, 내압이 20V 보다 낮아지고, 스텝 길이 Ls 가 1.1㎛ 를 초과하면, ON 저항이 80mΩ㎟ 를 초과하여, 실용적인 범위를 일탈하기 때문이다.
또, 오프셋 길이 Lo 에서 스텝 길이 Ls 를 뺀 차이의 길이 ΔL 는, 오프셋 길이 Lo 가 0.9㎛ 이기 때문에, 이것에서 스텝 길이 Ls 의 상한, 또는 하한을 뺀 -0.2㎛ 이상, 0.6㎛ 이하의 범위로 설정하면, 상기 실용적인 범위를 확보할 수 있다.
또한, 상기 차이의 길이 ΔL 에는 부의 범위, 즉 오프셋 길이 Lo 보다 스텝 길이 Ls 가 긴 경우가 포함되어 있고, 채널이 형성되는 N 형 실리콘 기판 (2) 상을 두꺼운 제 2 게이트 절연막 (17) 이 덮는 경우가 상정되는데, 도 7 에 나타내는 바와 같이, 스텝 길이 Ls 의 상한 1.1㎛ (국소 절연층 (7) 의 단부 A 로부터 1㎛ 정도 떨어진 위치에 있는 N 보디 확산층 (15) 의 단부를 0.1㎛ 정도 덮고 있다고 상정됨) 의 경우에도, 임계 전압이 안정되어, 실용적인 동작에 영향을 미치지 않는다.
이것은, 임계 전압이, 주로 N 형 실리콘 기판 (2) 에 비하여 불순물 농도가 높은 N 보디 확산층 (15) 에 지배되기 때문이라고 생각할 수 있다.
상기 제 2 게이트 절연막 (17) 의 막두께는, 형상의 변화점에서 발생되는 전계 집중을 단계적으로 분산시켜 전계 집중을 완화시키기 위해서, 층간 절연막 (20) 형성 전의 국소 절연층 (7) 의 막두께의 반에서 제 1 게이트 절연막 (16) 의 막두께를 뺀 두께의 30％ 이상, 70％ 이하의 범위로 설정하는 것이 바람직하다.
본 실시예에 있어서는, 층간 절연막 (20) 형성 전의 국소 절연층 (7) 의 막두께는, 각 공정에 있어서의 에칭이나 열산화에 의해 증감된 결과, 450nm 에서 230 nm 로 감소되었기 때문에, 제 2 게이트 절연막 (17) 의 막두께는 230/2 = 115nm 에서 제 1 게이트 절연막 (16) 의 막두께 15nm 를 뺀 100nm 의 50％ 인 50nm 로 형성되어 있다.
이상 설명한 바와 같이, 본 실시예에서는, N 형 불순물을 저농도로 확산시킨 N 형 실리콘 기판에 형성된 국소 절연층과, 국소 절연층의 일측에 인접하는 영역의 N 형 실리콘 기판에, N 형과는 역형인 P 형 불순물을 고농도로 확산시켜 형성된 드레인층 및 소스층을 구비한 리서프형 LDMOS 에 있어서, 드레인층 하의 N 형 실리콘 기판 및 국소 절연층 하를 빠져나가 소스층측으로 연장되는 영역의 N 형 실리콘 기판에, P 형 불순물을 저농도로 확산시켜 P 드리프트 확산층을 형성하고, 국소 절연층의 소스층측에 인접하는 P 드리프트 확산층 상의 영역에, 얇은 막두께의 제 1 게이트 절연막에 접속하고, 제 1 게이트 절연막보다 두꺼운 막두께의 제 2 게이트 절연막을 형성하도록 함으로써, P 드리프트 확산층 상의 제 1 게이트 절연막과 제 2 게이트 절연막의 접속부에 단 형상의 형상 변화점을 형성할 수 있고, 형상의 변화점에서 발생되는 전계 집중을 단계적으로 분산시켜, 국소 절연층의 소스층측 단부 의 형상 변화점에서 발생된 전계 집중을 완화시켜, 보다 높은 내압을 확보하는 것이 가능해져, 소정의 내압으로, 소정의 ON 저항을 얻을 수 있는 실용 가능한 리서프형 LDMOS 를 실현할 수 있다.
또, 제 2 게이트 절연막의 스텝 길이 Ls 의 범위를 0.3㎛ 이상, 1.1㎛ 이하의 범위로 하고, 또한 P 드리프트 확산층의 오프셋 길이 Lo 에서 스텝 길이 Ls 를 뺀 차이의 길이 ΔL 를 -0.2㎛ 이상, 0.6㎛ 이하의 범위로 함으로써, 임계 전압을 소정의 전압역으로 유지한 상태에서, 소정의 내압과 소정의 ON 저항을 양립시킨, 보다 실용적인 리서프형 LDMOS 를 실현할 수 있다.
또한, 상기 실시예에 있어서는, 제 2 게이트 절연막은 전용으로 형성하는 것으로 하여 설명했지만, 도 8 에 나타내는 고내압 MOSFET (MOS Field Effect Transistor; 30) 를 동일한 N 형 실리콘 기판 (2) 에 동시에 형성하는 경우에는, 이하와 같이 해도 된다.
도 8 에 나타내는 고내압 MOSFET (30) 은, 소자 분리층 (4) 에 의해 리서프형 LDMOS (1) 의 소자 형성 영역 (3) 으로부터 절연 분리된 N 형 실리콘 기판 (2) 에 형성되고, 상기 제 2 게이트 절연막 (17) 과 동일하게 하여 형성된 두꺼운 게이트 절연막 (31) 과, 이 두꺼운 게이트 절연막 (31) 을 개재하여 N 형 실리콘 기판 (2) 에 대향 배치되고, 상기 게이트 전극 (13) 과 동일하게 하여 형성된 게이트 전극 (32), 게이트 전극 (32) 의 양측에 상기 국소 절연층 (7) 과 동일하게 하여 형성된 국소 절연층 (33), 각각의 국소 절연층 (33) 의 게이트 전극 (32) 반대측의 N 형 실리콘 기판 (2) 에 상기 드레인층 (8) 및 소스층 (11) 과 동일하게 하여 형성 된 드레인층 (34) 및 소스층 (35), 드레인층 (34) 및 소스층 (35) 하의 N 형 실리콘 기판 (2) 에 상기 P 드리프트 확산층 (14) 과 동일하게 하여 형성된 P 드리프트 확산층 (36) 등을 가지고, 드레인층 (34) 및 소스층 (35) 하의 각각의 P 드리프트 확산층 (36) 사이에 개재된 게이트 전극 (32) 하의 N 형 실리콘 기판 (2) 을, 고내압 MOSFET (30) 의 채널 영역으로서 기능시켜 구성되어 있다.
이 고내압 MOSFET (30) 의 두꺼운 게이트 절연막 (32) 형성시에, 제 2 게이트 절연막 (17) 을 동일한 막두께로 형성하도록 하면, 리서프형 LDMOS (1) 와 고내압 MOSFET (30) 를 혼재시킨 반도체 장치의 제조 공정의 간소화를 도모할 수 있다.
또, 상기 실시예에 있어서는, P 형의 리서프형 LDMOS 를 예로 설명했는데, 게이트 전극의 N 형의 극성은 그대로 하고, 실리콘 기판을 포함한 각 확산층의 극성을 반대로 한 N 형의 리서프형 LDMOS 의 경우도 동일하다.
도 1 은, 실시예의 반도체 소자의 단면을 나타내는 설명도.
도 2 는, 실시예의 반도체 소자의 제조 방법을 나타내는 설명도.
도 3 은, 실시예의 반도체 소자의 제조 방법을 나타내는 설명도.
도 4 는, 실시예의 반도체 소자의 제조 방법의 주입시 오프셋 길이를 나타내는 설명도.
도 5 는, 실시예의 리서프형 LDMOS 의 내압의 스텝 길이 의존성을 나타내는 그래프.
도 6 은, 실시예의 리서프형 LDMOS 의 ON 저항의 스텝 길이 의존성을 나타내는 그래프.
도 7 은, 실시예의 리서프형 LDMOS 의 임계 전압의 스텝 길이 의존성을 나타내는 그래프.
도 8 은, 실시예의 리서프형 LDMOS 의 고내압 MOSFET 과의 혼재 상태를 나타내는 설명도.
※도면의 주요 부분에 대한 부호의 설명※
1 … 리서프형 LDMOS
2 … N 형 실리콘 기판
3 … 소자 형성 영역
4 … 소자 분리층
5 … 소자 분리 영역
7, 33 … 국소 절연층
8, 34 … 드레인층
11, 35 … 소스층
12 … N＋확산층
13, 32 … 게이트 전극
14, 36 … P 드리프트 확산층
14a … P 저농도 주입층
15 … N 보디 확산층
16 … 제 1 게이트 절연막
17 … 제 2 게이트 절연막
20 … 층간 절연막
22 … 컨택트 플러그
23 … 메탈 배선
25 … 레지스트 마스크
27 … 희생 산화막
30 … 고내압 MOSFET
31 … 게이트 절연막

Claims (5)

  1. 제 1 도전형 불순물을 확산시킨 반도체층과,
    상기 반도체층에 형성된 국소 절연층과,
    상기 국소 절연층의 일측의 상기 반도체층에, 상기 제 1 도전형과는 역형인 제 2 도전형 불순물을 확산시켜 형성된 드레인층과,
    상기 국소 절연층의 타측으로부터 이간된 상기 반도체층에, 상기 제 2 도전형 불순물을 확산시켜 형성된 소스층과,
    상기 국소 절연층 상에서부터 상기 소스층에 이르는 상기 반도체층 상에 형성된 게이트 전극을 구비한 반도체 소자에 있어서,
    상기 드레인층 하, 상기 국소 절연층 하, 및 상기 게이트 전극 하의 상기 반도체층에, 상기 제 2 도전형 불순물을 상기 드레인층보다 저농도로 확산시켜 형성된 저농도 확산층과,
    상기 게이트 전극과 상기 반도체층 사이에 형성되고, 또한 상기 게이트 전극의 상기 소스층측 단부로부터 상기 국소 절연층을 향하여, 상기 국소 절연층에 도달하지 않게 연장되어 있는 제 1 게이트 절연막과,
    상기 게이트 전극과 상기 반도체층 사이에 형성되고, 또한 상기 국소 절연층의 타측의 단부로부터 상기 소스층을 향하여 연장되며, 상기 제 1 게이트 절연막에 접속된, 막두께가 상기 제 1 게이트 절연막의 막두께보다 두껍고, 상기 국소 절연층의 막두께의 반보다 얇은 제 2 게이트 절연막을 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 국소 절연층의 타측인 상기 소스층측의 단부와, 상기 제 2 게이트 절연막의 상기 소스층측의 단부의 거리를 스텝 길이 Ls 로 하고, 상기 국소 절연층의 상기 소스층측의 단부와, 상기 저농도 확산층의 상기 소스층측의 단부의 거리를 오프셋 길이 Lo 로 했을 때에,
    상기 스텝 길이 Ls 가 0.3㎛ 이상, 1.1㎛ 이하의 범위이고, 또한 상기 오프셋 길이 Lo 에서 상기 스텝 길이 Ls 를 뺀 차이의 길이 ΔL 가 -0.2㎛ 이상, 0.6㎛ 이하의 범위인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 2 게이트 절연막의 막두께가, 상기 국소 절연층의 막두께의 반에서 상기 제 1 게이트 절연막의 막두께를 뺀 두께의 30％ 이상, 70％ 이하의 범위인 것을 특징으로 하는 반도체 소자.
  4. 제 1 도전형 불순물을 확산시킨 반도체층에, 소자 형성 영역을 둘러싸는 소자 분리층과, 상기 소자 분리층 내측의 상기 소자 분리층으로부터 이간된 위치에 국소 절연층을 형성하는 공정과,
    상기 국소 절연층의 일측과 상기 소자 분리층 사이, 및 상기 국소 절연층의 타측에 인접하는 영역의 상기 반도체층에, 상기 제 1 도전형과는 역형인 제 2 도전형 불순물을 저농도로 주입하여, 저농도 주입층을 형성하는 공정과,
    상기 저농도 주입층 상의 상기 국소 절연층의 타측에 인접하는 영역에, 제 2 게이트 절연막을 형성하는 공정과,
    상기 반도체층 상에서, 상기 제 2 게이트 절연막에 접속시켜, 상기 제 2 게이트 절연막보다 막두께가 얇은 제 1 게이트 절연막을 형성하는 공정과,
    상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막 상, 및 상기 국소 절연층 상에 게이트 전극을 형성하는 공정과,
    열처리에 의해, 상기 저농도 주입층에 주입된 상기 제 2 도전형 불순물을 확산시키고, 상기 국소 절연층의 일측과 상기 소자 분리층의 영역 하, 상기 국소 절연층 하, 및 상기 게이트 전극 하의 상기 반도체층에, 저농도 확산층을 형성하는 공정과,
    상기 국소 절연층의 일측의 상기 저농도 확산층, 및 상기 게이트 전극의 상기 국소 절연층과 반대측에 인접하는 소스층의 형성 영역의 반도체층에, 상기 제 2 도전형 불순물을 상기 저농도 확산층보다 고농도로 확산시켜 드레인층 및 소스층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 국소 절연층의 타측인 상기 소스층측의 단부와, 상기 제 2 게이트 절연막의 상기 소스층측의 단부의 거리를 스텝 길이 Ls 로 하고, 상기 국소 절연층의 상기 소스층측의 단부와, 상기 저농도 확산층의 상기 소스층측의 단부의 거리를 오프셋 길이 Lo 로 했을 때에,
    상기 스텝 길이 Ls 가 0.3㎛ 이상, 1.1㎛ 이하의 범위이고, 또한 상기 오프셋 길이 Lo 에서 상기 스텝 길이 Ls 를 뺀 차이의 길이 ΔL 가 -0.2㎛ 이상, 0.6㎛ 이하의 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009239111A (ja) * 2008-03-27 2009-10-15 Sanyo Electric Co Ltd 半導体装置
US8174071B2 (en) * 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
JP2009283784A (ja) * 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2010010408A (ja) * 2008-06-27 2010-01-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5367429B2 (ja) * 2009-03-25 2013-12-11 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP2010278312A (ja) * 2009-05-29 2010-12-09 Sanyo Electric Co Ltd 半導体装置
DE102009051745B4 (de) * 2009-11-03 2017-09-21 Austriamicrosystems Ag Hochvolt-Transistor mit Mehrfach-Dielektrikum und Herstellungsverfahren
US20110115019A1 (en) * 2009-11-13 2011-05-19 Maxim Integrated Products, Inc. Cmos compatible low gate charge lateral mosfet
DE102011087845B4 (de) 2011-12-06 2015-07-02 Infineon Technologies Ag Laterales transistorbauelement und verfahren zu dessen herstellung
US8822291B2 (en) * 2012-01-17 2014-09-02 Globalfoundries Singapore Pte. Ltd. High voltage device
US8853022B2 (en) 2012-01-17 2014-10-07 Globalfoundries Singapore Pte. Ltd. High voltage device
US9082646B2 (en) * 2012-07-18 2015-07-14 Broadcom Corporation Low threshold voltage metal oxide semiconductor
KR101883010B1 (ko) * 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
JP6198292B2 (ja) * 2012-08-17 2017-09-20 ローム株式会社 半導体装置および半導体装置の製造方法
KR20140029027A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치
TWI476926B (zh) * 2012-12-25 2015-03-11 Richtek Technology Corp 橫向雙擴散金屬氧化物半導體元件製造方法
US9219146B2 (en) * 2013-12-27 2015-12-22 Monolithic Power Systems, Inc. High voltage PMOS and the method for forming thereof
US9425308B2 (en) * 2013-12-31 2016-08-23 Delta Electronics, Inc. Power semiconductor device and method for fabricating the same
JP6318786B2 (ja) * 2014-04-04 2018-05-09 セイコーエプソン株式会社 半導体装置及びその製造方法
US9331196B2 (en) * 2014-10-02 2016-05-03 Nuvoton Technology Corporation Semiconductor device
US9263574B1 (en) * 2014-11-07 2016-02-16 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN106033727B (zh) * 2015-03-10 2019-06-21 无锡华润上华科技有限公司 场效应晶体管的制作方法
CN106033726B (zh) * 2015-03-10 2019-06-07 无锡华润上华科技有限公司 场效应晶体管的制作方法
CN106356304A (zh) * 2016-09-30 2017-01-25 杰华特微电子（张家港）有限公司 半导体制作工艺
DE102017130213B4 (de) * 2017-12-15 2021-10-21 Infineon Technologies Ag Planarer feldeffekttransistor
JP7157691B2 (ja) 2019-03-20 2022-10-20 株式会社東芝 半導体装置
JP7216629B2 (ja) * 2019-09-12 2023-02-01 株式会社東芝 半導体装置
CN111244178B (zh) * 2020-01-15 2020-10-16 合肥晶合集成电路有限公司 扩散型场效应晶体管的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5889865A (ja) * 1981-11-24 1983-05-28 Hitachi Ltd 絶縁ゲ−ト型半導体装置及びその製造法
JPS59161871A (ja) * 1983-02-16 1984-09-12 ノ−ザン・テレコム・リミテツド 高電圧金属オキサイド半導体トランジスタ
US5382536A (en) * 1993-03-15 1995-01-17 Texas Instruments Incorporated Method of fabricating lateral DMOS structure
JP3230184B2 (ja) * 1996-10-28 2001-11-19 シャープ株式会社 半導体装置の製造方法
JP4804666B2 (ja) * 2001-08-10 2011-11-02 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2003092401A (ja) * 2001-09-17 2003-03-28 Sanyo Electric Co Ltd 半導体装置の製造方法
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
KR100669597B1 (ko) * 2004-12-30 2007-01-15 동부일렉트로닉스 주식회사 균일한 채널 농도 분포를 갖는 수평형 디모스 트랜지스터
JP2006253334A (ja) * 2005-03-09 2006-09-21 Ricoh Co Ltd 半導体装置及びその製造方法
JP3897801B2 (ja) * 2005-08-31 2007-03-28 シャープ株式会社 横型二重拡散型電界効果トランジスタおよびそれを備えた集積回路
JP2008091689A (ja) * 2006-10-03 2008-04-17 Sharp Corp 横型二重拡散型ｍｏｓトランジスタおよびその製造方法、並びに集積回路

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Publication number Publication date
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