CN101431103A - 半导体元件及其制造方法 - Google Patents

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Abstract

一种半导体元件及其制造方法，能以规定耐压获得规定ON电阻的可实用的降低表面电场型LDMOS。半导体元件具有：半导体层；形成在半导体层上的局部绝缘层；扩散第2导电型杂质而成的漏极层；在从局部绝缘层另一侧隔开的半导体层中扩散第2导电型杂质而成的源极层；形成在从局部绝缘层到源极层的半导体层上的栅电极，还具有：在漏极层下、局部绝缘层下和栅电极下的半导体层中以低浓度扩散第2导电型杂质而成的低浓度扩散层；形成在栅电极与半导体层之间，从栅电极的源极层侧端部向局部绝缘层延伸且不到达局部绝缘层的第1栅极绝缘膜；形成在栅电极与半导体层之间，从局部绝缘层另一侧端向源极层延伸并与第1栅极绝缘膜连接的第2栅极绝缘膜。

Description

半导体元件及其制造方法
技术领域
本发明涉及要求高耐压和低功耗的横向双扩散MOS晶体管等半导体元件及其制造方法。
背景技术
在现有的横向双扩散MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管(称为LDMOS)中，形成有N型的LDMOS，该N型的LDMOS具有：由二氧化硅构成的局部绝缘层，其形成于通过在P型半导体基板上以低浓度扩散N型杂质而形成的N阱层上；在与局部绝缘层的一侧相邻的区域的N阱层上以高浓度使N型杂质扩散而形成的漏极层；在从局部绝缘层的另一侧隔开的区域的N阱层上以低浓度使P型杂质扩散而形成的P主体扩散层；在P主体扩散层以高浓度使N型杂质扩散而形成的源极层；形成于从局部绝缘层到源极层的区域的N阱层上的栅电极；形成在栅电极与N阱层之间的第1栅极绝缘膜；以及第2栅极绝缘膜，其形成在与局部绝缘层相邻的区域上，与第1栅极绝缘膜连接，且厚度比第1栅极绝缘膜要厚、比局部绝缘层要薄，其中，使膜厚较厚的第2栅极绝缘膜的源极层侧的端部在不与P主体扩散层重叠的范围内接近P主体扩散层，并且通过形成于N阱层上的局部绝缘层来使漂移漏极区域的长度实质上增加，提高源极漏极间的耐压(例如参见专利文献1)。
这种LDMOS作为使形成于源电极层下方的主体扩散层和其周围的半导体层不同的导电型扩散层，通过使半导体层从形成于其边界上的PN结向漏极层方向伸展的耗尽层，来提高栅电极为OFF状态时的源极漏极间的耐压，然而为了进一步提高源极漏极间的耐压，提出了如下的LDMOS(称为降低表面电场型LDMOS)，其在漏极层下方形成不同于半导体层的导电型的漂移扩散层，使形成于其与周围的半导体层的边界上的PN结与漏极层之间接近，易于形成使漂移扩散层从PN结向漏极层方向伸展的耗尽层，从而实现源极漏极间的耐压的提高。
[专利文献1]日本特开2007-67181号公报(主要是第6页0019段至第8页0047段、图3A、图4)
[非专利文献1]Y.Kawagutchi等、“0.6μm BiCMOS Based 15 and 25VLDMOS for a Analog Application”，Proc.2001 Int.Symp.PowerSemiconductor Devices & ICs，p.169
上述降低表面电场型LDMOS相比在专利文献1中描述的LDMOS，具有当使形成PN结的浓度差相同的情况下，可以使栅电极为OFF状态时的源极漏极间的耐压(以下简称为耐压)为更高耐压的优点，利用该优点，可以在相同耐压的情况下，使漂移扩散层的扩散浓度为更高浓度，进一步减少ON(接通)电阻，实现功耗的进一步降低，然而实际情况中却无法实现可实用的降低表面电场型LDMOS。
这是由于，如果使栅电极下方的栅极绝缘膜形成为用于使降低表面电场型LDMOS进行动作的通常膜厚，则在作为形状的变化点的、漂移扩散层中的局部绝缘层的源极层侧端部正下方更易于产生电场集中，难以通过规定的耐压获得规定的ON电阻。
发明内容
因此，本发明的目的在于提供一种半导体元件及其制造方法，能以规定的耐压获得规定的ON电阻的可实用的降低表面电场型LDMOS(半导体元件)。
为了解决上述问题，本发明提供一种半导体元件，其具有：扩散有第1导电型杂质的半导体层；形成在上述半导体层上的局部绝缘层；漏极层，其是在上述局部绝缘层的一侧的上述半导体层中扩散与上述第1导电型为相反型的第2导电型杂质而形成的；源极层，其是在从上述局部绝缘层的另一侧隔开的上述半导体层中扩散上述第2导电型杂质而形成的；以及栅电极，其形成在从上述局部绝缘层上直至上述源极层的上述半导体层上，该半导体元件的特征在于，具有：低浓度扩散层，其是在上述漏极层下方以及上述局部绝缘层下方和上述栅电极下方的上述半导体层中以低于上述漏极层的浓度扩散上述第2导电型杂质而形成的；第1栅极绝缘膜，其形成在上述栅电极和上述半导体层之间，并且从上述栅电极的上述源极层侧端部朝向上述局部绝缘层延伸且不延伸上述局部绝缘层；以及第2栅极绝缘膜，其形成在上述栅电极和上述半导体层之间，并且从上述局部绝缘层的另一侧端部朝向上述源极层延伸，与上述第1栅极绝缘膜连接，该第2栅极绝缘膜的膜厚比上述第1栅极绝缘膜的膜厚要厚、比上述局部绝缘层的一半膜厚要薄。
由此，本发明可获得如下效果，实现一种可实用的降低表面电场型LDMOS，该降低表面电场型LDMOS可在低浓度扩散层上的第1栅极绝缘膜与第2栅极绝缘膜的连接部上形成阶梯状的形状变化点，阶段性地分散在形状的变化点上产生的电场集中，缓和在局部绝缘层的源极层侧的端部的形状变化点上产生的电场集中，可确保更高的耐压，可以通过规定的耐压来获得规定的ON电阻。
附图说明
图1是表示实施例的半导体元件的剖面的说明图。
图2是表示实施例的半导体元件的制造方法的说明图。
图3是表示实施例的半导体元件的制造方法的说明图。
图4是表示实施例的半导体元件的制造方法的注入时偏移长度的说明图。
图5是表示实施例的降低表面电场型LDMOS的耐压的步长依赖性的图表。
图6是表示实施例的降低表面电场型LDMOS的ON电阻的步长依赖性的图表。
图7是表示实施例的降低表面电场型LDMOS的阈电压的步长依赖性的图表。
图8是表示实施例的降低表面电场型LDMOS与高耐压MOSFET的混装状态的说明图。
符号说明
1：降低表面电场型LDMOS         2：N型硅基板
3：元件形成区域                4：元件分离层
5：元件分离区域                7、33：局部绝缘层
8、34：漏极层                  11、35：源极层
12：N+扩散层                   13、32：栅电极
14、36：P漂移扩散层            14a：P低浓度注入层
15：N主体扩散层                16：第1栅极绝缘膜
17：第2栅极绝缘膜              20：层间绝缘膜
22：接触孔栓                   23：金属布线
25：抗蚀掩膜                   2：牺牲氧化膜
30：高耐压MOSFET               31：栅极绝缘膜
具体实施方式
下面参照附图说明本发明的半导体元件及其制造方法的实施例。
[实施例]
图1是表示实施例的半导体元件的剖面的说明图，图2、图3是表示实施例的半导体元件的制造方法的说明图。
图1中，1是作为半导体元件的降低表面电场型LDMOS(横向扩散金属氧化物半导体晶体管)。本实施例中是P型的降低表面电场型LDMOS。
2是作为半导体层的硅基板，是在由硅(Si)构成的基板上以较低的浓度使本实施例的作为第1导电型杂质的磷(P)和砷(As)等N型杂质扩散而形成的(下面称为N型硅基板2)。
在本实施例的N型硅基板2上设定有用于形成降低表面电场型LDMOS1的元件形成区域3和用于形成包围元件形成区域3周围的元件分离层4的元件分离区域5。
元件分离层4是由二氧化硅(SiO2)等绝缘材料形成在N型硅基板2的元件分离区域5上的，具有使N型硅基板2的相邻的元件形成区域3之间电绝缘分离的功能。
7是局部绝缘层，是在从包围N型硅基板2的元件形成区域3的元件分离层4内侧的元件分离层4隔开的位置上，利用与元件分离层4相同的绝缘材料形成为相同厚度而成的绝缘层。
8是漏极层，是在局部绝缘层7的一侧和元件分离层4之间的区域的N型硅基板2上，将与本实施例的作为第2导电型杂质的N型为相反型的硼(B)等P型杂质进行高浓度扩散而形成的扩散层。
11是源极层，是在从局部绝缘层7的另一侧隔开的N型硅基板2的元件形成区域3的表层上将P型杂质进行高浓度扩散而形成的扩散层。
12是作为延展层的N+扩散层，是在与源极层11相邻的区域的表层上使N型杂质进行高浓度扩散而形成的扩散层。
13是栅电极，是由较高浓度地含有N型杂质的多晶硅等电极材料构成的电极，形成于从局部绝缘层7到源极层11的端部为止的区域的N型硅基板2上，与N型硅基板2对置配置。
14是作为低浓度扩散层的漂移扩散层，是在局部绝缘层7的一侧和元件分离层4之间的N型硅基板2、以及在与局部绝缘层7的另一侧相邻的区域的N型硅基板2上，通过热处理来使由漏极层8低浓度地注入P型杂质而形成的低浓度注入层14a(参见图4等。以下称为P低浓度注入层14a)的P型杂质并使其进行扩散，从而形成于漏极层8下方、局部绝缘层7下方和栅电极13下方的N型硅基板2上的扩散层(以下称为P漂移扩散层14)，P漂移扩散层14扩散后在从局部绝缘层7的另一侧、即源极层11侧的端部A起直到隔开距离Lo(称为偏移长度Lo)的位置为止的区域上延伸地形成。
15是主体扩散层，是从在局部绝缘层7的另一侧延伸的P漂移扩散层14隔开的区域上的、N型硅基板2的元件形成区域3上，以高于N型硅基板2的浓度并以低于N+扩散层12的浓度使N型杂质扩散而形成的扩散层(以下称为N主体扩散层15)，该N主体扩散层15形成为围绕源极层11和N+扩散层12。
16是第1栅极绝缘膜，其在栅电极13和N型硅基板2之间从栅电极13的源极层11侧的端部A朝向局部绝缘层7延伸，且不延伸到局部绝缘层7，是由二氧化硅等绝缘材料形成的、用于使降低表面电场型LDMOS 1进行动作的具有原来膜厚(本实施例中为15nm左右)的膜厚的较薄的绝缘膜。
17是第2栅极绝缘膜，其在栅电极13与N型硅基板2之间从局部绝缘层7的另一侧端部朝向源极层11延伸，与第1栅极绝缘膜16连接，是由与第1栅极绝缘膜16相同的绝缘材料，并采用比第1栅极绝缘膜16的膜厚要厚且比局部绝缘层7的膜厚的一半要薄的膜厚(本实施例中为50nm左右)形成的绝缘膜，该第2栅极绝缘膜17在形成于源极层11侧的P漂移扩散层14上的、从局部绝缘层7的源极层11侧的端部A起隔开距离Ls(称之为步长Ls)的位置为止的区域上形成。
上述结构的降低表面电场型LDMOS 1的沟道是夹着第1栅极绝缘膜16形成在与栅电极13对置的N主体扩散层15和N型硅基板2的表层上的。
20是层间绝缘膜，是由形成在N型硅基板2上的覆盖降低表面电场型LDMOS 1等的二氧化硅等绝缘材料构成的绝缘膜。
22是接触孔栓(contact plug)，是在贯穿层间绝缘膜20后到达降低表面电场型LDMOS 1的漏极层8以及源极层11和N+扩散层12之间的边界部的作为贯穿孔而开设的接触孔中，分别填入钨(W)和铝(Al)等导电材料而形成的导电孔栓。
23是金属布线，是对形成于层间绝缘膜20上的由钨和铝等导电材料构成的金属导电层进行布图而形成的布线，与各接触孔栓22电连接。
图2中，25是作为掩膜部件的抗蚀掩膜，是通过光刻对涂布在N型硅基板2上的阳性型或阴性型的抗蚀层进行曝光和成像处理而形成的掩膜图案，作为本实施例的蚀刻和离子注入中的掩膜发挥作用。
下面按照图2、图3中P所示工序，说明本实施例的半导体元件的制造方法。
在P1(图2)中，准备使N型杂质以低浓度扩散、并设定了元件形成区域3和元件分离区域5的N型硅基板2，通过热氧化法在N型硅基板2上形成膜厚较薄的衬垫氧化膜，在该衬垫氧化膜上通过CVD(Chemical Vapor Deposition：化学气相沉积)法形成由氮化硅(Si3O4)构成的氮化硅膜，通过光刻在氮化硅膜上形成抗蚀掩膜25(未图示)，该抗蚀掩膜25覆盖除局部绝缘层7的形成区域之外的元件形成区域3、即露出元件分离区域5和局部绝缘层7的形成区域。
而且，将形成的抗蚀掩膜25作为掩膜，通过各向异性蚀刻除去氮化硅膜使衬垫氧化膜露出，在除去抗蚀掩膜25之后，将露出的氮化硅膜作为掩膜，通过LOCOS(Local Oxidation Of Silicon：硅局部氧化)法对元件分离区域5的N型硅基板2进行氧化，形成膜厚450nm左右的元件分离层4和局部绝缘层7，通过湿蚀刻来除去氮化膜和衬垫氧化膜。
在P2(图2)中，通过热氧化法使元件形成区域3的N型硅基板2的上表面氧化，形成由二氧化硅构成的膜厚为30nm左右的牺牲氧化膜27，如图4所示，通过光刻使元件分离层4和局部绝缘层7的一侧之间、以及与局部绝缘层7的另一侧相邻的区域即从形成有源极层11的一侧的局部绝缘层7的端部A起到隔开距离Lt(称为注入时偏移长度Lt。本实施例中Lt＝0.5μm)的位置为止的区域的元件形成区域3的牺牲氧化膜27露出，形成抗蚀掩膜25。
然后，将形成的抗蚀掩膜25作为掩膜，在露出的牺牲氧化膜27下方的N型硅基板2上，注入1×1013/cm2的P型杂质离子(本实施例中为硼)，形成用于形成P漂移扩散层14的P低浓度注入层14a。
这种情况下的牺牲氧化膜27是为了保护离子注入时的N型硅基板2的上表面来保持上表面的平坦性，并除去存在氮化硅膜的残渣的情况下的残渣等而形成的。
在P3(图2)中，当除去了在工序P2中形成的抗蚀掩膜25之后，通过湿蚀刻除去牺牲氧化膜27，通过热氧化法氧化N型硅基板2的整个上表面，在除元件分离层4和局部绝缘层7之外的区域的元件形成区域3的N型硅基板2的上表面上形成由二氧化硅构成的膜厚47nm左右的第2栅极绝缘膜17，通过光刻形成抗蚀掩膜25，该抗蚀掩膜25覆盖与局部绝缘层7的另一侧相邻的区域、即从形成有源极层11的一侧的局部绝缘层7的端部A起、隔开估计出湿蚀刻导致的减少量的距离(本实施例中为0.8μm)的位置为止的区域的P低浓度注入层14a上的第2栅极绝缘膜上面、以及局部绝缘层7上面，将该抗蚀掩膜作为掩膜，通过使用了氢氟酸(HF)的湿蚀刻来选择性地对二氧化硅进行蚀刻，除去所露出的第2栅极绝缘膜17使N型硅基板2的上表面露出，形成在从局部绝缘层7的端部A起隔开步长Ls(本实施例中为0.7μm)的位置上形成有端面的第2栅极绝缘膜17。
在P4(图2)中，除去在工序P3中形成的抗蚀掩膜25，通过热氧化法氧化N型硅基板2的上表面，形成与第2栅极绝缘膜17连接且膜厚比第2栅极绝缘膜17要薄、由二氧化硅构成的膜厚15nm左右的降低表面电场型LDMOS1的第1栅极绝缘膜16。
通过该热氧化，第2栅极绝缘膜17的膜厚增长到50nm左右。
在P5(图3)中，通过CVD法在第1和第2栅极绝缘膜16、17等上的N型硅基板2的整个上表面上沉积含有N型杂质(本实施例中为磷)的多晶硅，形成膜厚300nm左右的电极材料层，通过光刻在电极材料层上形成从元件形成区域3的局部绝缘层7上到源极层11的形成区域的覆盖栅电极13的形成区域的抗蚀掩膜25(未图示)，将其作为掩膜，通过各向异性蚀刻来除去电极材料层和第1栅极绝缘膜16，使N型硅基板2的上表面露出，形成栅电极13。
然后，除去上述抗蚀掩膜25，通过光刻形成使元件形成区域3的N主体扩散层15的形成区域的N型硅基板2露出的抗蚀掩膜25(未图示)，将其作为掩膜，注入1×1013/cm2的N型杂质离子(本实施例中为磷)，注入后通过1050℃的热处理使注入的N型杂质扩散，形成从N型硅基板2高浓度地扩散(本实施例中为1×1018/cm3)N型杂质的N主体扩散层15。
此时，被注入到P低浓度注入层14a中的P型杂质也同时进行被活化而扩散，P低浓度注入层14a扩大，形成从局部绝缘层7的端部A起的偏移长度Lo为0.9μm、P型杂质以低浓度扩散(本实施例中为5×1017/cm3)的P漂移扩散层14。
由此，N型硅基板2和P漂移扩散层14的PN结形成于第1栅极绝缘膜16正下方的靠近第2栅极绝缘膜17的位置上。
另外，N主体扩散层15的局部绝缘层7侧的端部处于从局部绝缘层7的端部A隔开1μm左右的位置。
并且，由于难以实际测量N型硅基板2与P漂移扩散层14的边界，上述偏移长度Lo的扩大余量为0.4μm是通过模拟计算求出的。
在P6(图3)中，除去在工序P5中使用于离子注入的抗蚀掩膜25，通过光刻在N型硅基板2上形成使元件形成区域3的元件分离层4和局部绝缘层7的一侧之间的P漂移扩散层14(漏极层8的形成区域)以及与栅电极13的局部绝缘层7的相反侧相邻的源极层11的形成区域的N主体扩散层15露出的抗蚀掩膜25(未图示)，将其作为掩膜，注入P型杂质(本实施例中为硼)，形成使P型杂质从P漂移扩散层14高浓度地扩散的漏极层8和源极层11。
除去了上述抗蚀掩膜25之后，通过光刻在N型硅基板2上形成使与N主体扩散层15的源极层11相邻的N+扩散层12的形成区域露出的抗蚀掩膜25(未图示)，将其作为掩膜，注入N型杂质(本实施例中为砷)，形成使N型杂质从N主体层11高浓度地扩散的N+扩散，除去上述抗蚀掩膜25。
在P7(图3)中，在漏极层8、源极层11、栅电极13等N型硅基板2上的整面上，通过CVD法较厚地沉积二氧化硅，对其上表面进行平坦化处理，形成层间绝缘膜20。
在形成了层间绝缘膜20之后，通过光刻在层间绝缘膜20上形成具有使源极层11和N+扩散层12的边界部以及漏极层8的各个接触孔的形成区域的层间绝缘膜20露出的开口部的抗蚀掩膜25(未图示)，将其作为掩膜，通过对二氧化硅选择性蚀刻的各向异性蚀刻分别形成接触孔，该接触孔贯穿层间绝缘膜20到达源极层11和N+扩散层12的边界部以及漏极层8，在除去上述抗蚀掩膜25之后，通过CVD法或者溅射法将钨填入接触孔内，对其上表面进行平坦化处理，使层间绝缘膜20的上表面露出，形成接触孔栓22。
然后，通过溅射法等在层间绝缘膜20上沉积铝，形成用于形成金属布线23的金属导电层，通过光刻来形成覆盖金属布线23的形成区域的抗蚀掩膜25(未图示)，将其作为掩膜，对金属导电层进行蚀刻，形成与接触孔栓22电连接的金属布线23，形成图1所示的本实施例的降低表面电场型LDMOS 1。
在如此形成的降低表面电场型LDMOS 1中，源极层11和N+扩散层12接地。而且，N主体扩散层经由N+扩散层12接地，在对漏极层8施加规定耐压以下的负电压的状态下，如果对栅电极13施加阈电压以上的负电压，则N主体扩散层15和与其相邻的N型硅基板的表层会翻转而形成沟道，电流从源极层11向漏极层8流动。如果反复对该栅电极13施加电压，则可以进行切换动作。
另外，当栅电极13为OFF状态时，耗尽层从P偏移扩散层14和N型硅基板2的PN结部分朝向漏极层8的方向伸展，从而可以缓和电场以确保耐压。
此时，在本实施例的局部绝缘层7的源极层11侧的端部形成有膜厚较厚的第2栅极绝缘膜17，该第2栅极绝缘膜17与局部绝缘层7连接，并与第1栅极绝缘膜16呈阶梯状连接，因此可以阶段性地使在形状的变化点上产生的电场集中分散，缓和在局部绝缘层7的源极层11侧的端部的形状变化点上产生的电场集中，可以确保更高的耐压。
另一方面，当栅电极13为ON状态的时候，不会因较厚的第2栅极绝缘膜17而妨碍电流路径，结果可以抑制ON电阻的上升。
按照上述那样制造的降低表面电场型LDMOS 1，其作为目标的规定耐压在20V以上，并且作为目标的规定ON电阻在80mΩmm2以下。
图5至图7是针对有助于缓和电场集中的第2栅极绝缘膜17的步长Ls，变更从上述工序P3的局部绝缘层7的端部A起的抗蚀掩膜25的形成区域，改变了步长Ls的情况下的耐压、ON电阻、阈电压的实测结果。
并且，在工序P2的形成P低浓度注入层14a时的注入时偏移长度Lt都为0.5μm，P漂移扩散层14的偏移长度Lo都为0.9μm(扩大余量0.4μm是模拟计算结果)。
为了确保本实施例的降低表面电场型LDMOS 1的目标耐压在20V以上，如图5所示，需要使步长Ls为0.3μm以上。
另外，为了确保目标ON电阻在80mΩmm2以下，如图6所示，需要使步长Ls在1.1μm以下。
因此，如图7所示，在将阈电压保持在规定的电压区域的状态下，为了同时保证耐压与ON电流的目标值，优选使步长Ls的范围在0.3μm以上和1.1μm以下的范围内。
这是由于，如果使步长Ls不足0.3μm，则耐压会低于20V；如果步长Ls超过1.1μm，则ON电阻会超过80mΩmm2，会脱离实用范围。
另外，从偏移长度Lo减去步长Ls所得的差的长度ΔL的偏移长度Lo为0.9μm，因此，如果将该差的长度ΔL将设定为从0.9μm中减去步长Ls的上限或者下限所得的-0.2μm以上、0.6μm以下的范围内，则可以确保上述实用范围。
并且，在上述差的长度ΔL中包含有负的范围、即步长Ls比偏移长度Lo长的情况，假设由较厚的第2栅极绝缘膜17覆盖形成有沟道的N型硅基板2上的情况，然而如图7所示，即使步长Ls的上限为1.1μm(假设覆盖N主体扩散层15的端部0.1μm左右，并且N主体扩散层15位于距离局部绝缘层7的端部A为1μm左右的位置上)的情况下，阈电压也会稳定，不会对实用中的动作施加影响。
这可认为是由于：阈电压主要被杂质浓度比N型硅基板2高的N主体扩散层15所支配。
为了阶段性地分散在形状的变化点上产生的电场集中以缓和电场集中，上述第2栅极绝缘膜17的膜厚优选设定为从形成层间绝缘膜20之前的局部绝缘层7的一半膜厚中减去第1栅极绝缘膜16的膜厚后所得的厚度的30％以上到70％以下的范围内。
在本实施例中，形成层间绝缘膜20之前的局部绝缘层7的膜厚根据各工序中的蚀刻或热氧化而增减，其结果，从450nm减少到230nm，因而第2栅极绝缘膜17的膜厚形成为从230/2＝115nm中减去第1栅极绝缘膜16的膜厚15nm后所得的100nm的50％即50nm。
如上所述，本实施例可以实现如下的降低表面电场型LDMOS，该降低表面电场型LDMOS具有：形成于以低浓度扩散N型杂质而成的N型硅基板上的局部绝缘层；以及在与局部绝缘层的一侧相邻的区域的N型硅基板上，以高浓度扩散与N型为相反型的P型杂质而形成的漏极层和源极层，其中，在穿过漏极层下方的N型硅基板和局部绝缘层下方在源极层侧延伸的区域上的N型硅基板上，使P型杂质以低浓度进行扩散而形成P漂移扩散层，在与局部绝缘层的源极层侧相邻的P漂移扩散层上方的区域上，形成与膜厚较薄的第1栅极绝缘膜连接、膜厚比第1栅极绝缘膜要厚的第2栅极绝缘膜，因而可以在P漂移扩散层上的第1栅极绝缘膜与第2栅极绝缘膜的连接部上形成阶梯状的形状变化点，阶段性地分散在形状的变化点上产生的电场集中，缓和在局部绝缘层的源极层侧的端部的形状变化点上产生的电场集中，可确保更高的耐压，能以规定的耐压获得规定的ON电阻。
另外，通过使第2栅极绝缘膜的步长Ls的范围为0.3μm以上、1.1μm以下的范围，并且使从P漂移扩散层的偏移长度Lo中减去步长Ls后所得的差的长度ΔL处于-0.2μm以上、0.6μm以下的范围，从而可以实现一种在将阈电压保持在规定的电压区域的状态下，同时保证规定的耐压与规定的ON电阻的更为实用的降低表面电场型LDMOS。
并且，虽然在上述实施例中说明了专门形成第2栅极绝缘膜的情况，然而在将图8所示的高耐压MOSFET(MOS Field Fffect Transistor：金属氧化物半导体场效应晶体管)30同时形成在相同的N型硅基板2上的情况下，也可以如下处理。
图8所示的高耐压MOSFET 30具有：较厚的栅极绝缘膜31，其形成于利用元件分离层4从降低表面电场型LDMOS 1的元件形成区域3上绝缘分离的N型硅基板2上，并与上述第2栅极绝缘膜17同样地形成；栅电极32，其隔着该较厚的栅极绝缘膜31与N型硅基板2对置配置，并与上述栅电极13同样地形成；在栅电极32的两侧与上述局部绝缘层7同样地形成的局部绝缘层33；在各局部绝缘层33的栅电极32的相反侧的N型硅基板2上与上述漏极层8和源极层11同样地形成的漏极层34和源极层35；以及在漏极层34和源极层35下方的N型硅基板2上与上述P漂移扩散层14同样地形成的P漂移扩散层36等，其中，在被漏极层34和源极层35下方的各P漂移扩散层36所夹着的栅电极32下方的N型硅基板2构成为：作为高耐压MOSFET 30的沟道区域而发挥作用。
在形成该高耐压MOSFET 30的较厚的栅极绝缘膜32时，如果用同样的膜厚来形成第2栅极绝缘膜17，则可以实现混装有降低表面电场型LDMOS 1与高耐压MOSFET 30的半导体装置的制造工序的简化。
另外，在上述实施例中，以P型的降低表面电场型LDMOS为例进行了说明，然而，在栅电极的N型的极性不变、包含硅基板的各扩散层的极性相反的N型降低表面电场型LDMOS的情况下也是同样。

Claims (5)

1.一种半导体元件，其具有：
扩散有第1导电型杂质的半导体层；
形成在上述半导体层上的局部绝缘层；
漏极层，其是在上述局部绝缘层的一侧的上述半导体层中扩散第2导电型杂质而形成的，该第2导电型杂质与上述第1导电型为相反型；
源极层，其是在从上述局部绝缘层的另一侧隔开的上述半导体层中扩散上述第2导电型杂质而形成的；以及
栅电极，其形成在从上述局部绝缘层上方到上述源极层为止的上述半导体层上，
该半导体元件的特征在于具有：
低浓度扩散层，其是在上述漏极层下方以及上述局部绝缘层下方和上述栅电极下方的上述半导体层中以低于上述漏极层的浓度扩散上述第2导电型杂质而形成的；
第1栅极绝缘膜，其形成在上述栅电极和上述半导体层之间，并从上述栅电极的上述源极层侧的端部朝向上述局部绝缘层延伸且不延伸到上述局部绝缘层；以及
第2栅极绝缘膜，其形成在上述栅电极和上述半导体层之间，并且，该第2栅极绝缘膜从上述局部绝缘层的另一侧端部朝向上述源极层延伸与上述第1栅极绝缘膜连接，上述第2栅极绝缘膜的膜厚比上述第1栅极绝缘膜的膜厚要厚且比上述局部绝缘层的一半膜厚要薄。
2.根据权利要求1所述的半导体元件，其特征在于，在将上述局部绝缘层的另一侧即上述源极层侧的端部与上述第2栅极绝缘膜的上述源极层侧的端部之间的距离作为步长(Ls)，将上述局部绝缘层的上述源极层侧的端部与上述低浓度扩散层的上述源极层侧的端部之间的距离作为偏移长度(Lo)时，
上述步长(Ls)在0.3μm以上、1.1μm以下的范围内，并且从上述偏移长度(Lo)中减去上述步长(Ls)所得的差的长度(ΔL)在-0.2μm以上、0.6μm以下的范围内。
3.根据权利要求1所述的半导体元件，其特征在于，上述第2栅极绝缘膜的膜厚在从上述局部绝缘层的一半膜厚中减去上述第1栅极绝缘膜的膜厚所得的厚度的30％以上到70％以下的范围内。
4.一种半导体元件的制造方法，其特征在于，具有如下工序：
在扩散有第1导电型杂质的半导体层上形成对元件形成区域进行包围的元件分离层，在上述元件分离层的内侧的从上述元件分离层隔开的位置上形成局部绝缘层的工序，其中；
在上述局部绝缘层的一侧与上述元件分离层之间、以及与上述局部绝缘层的另一侧相邻的区域上的上述半导体层中，以低浓度注入与上述第1导电型为相反型的第2导电型杂质，形成低浓度注入层的工序；
在上述低浓度注入层上的与上述局部绝缘层的另一侧相邻的区域上，形成第2栅极绝缘膜的工序；
在上述半导体层上形成与上述第2栅极绝缘膜连接的、膜厚比上述第2栅极绝缘膜薄的第1栅极绝缘膜的工序；
在上述第1栅极绝缘膜和上述第2栅极绝缘膜上以及上述局部绝缘层上形成栅电极的工序；
通过热处理使注入到上述低浓度注入层中的第2导电型杂质扩散，在上述局部绝缘层的一侧与上述元件分离层之间的区域下方、上述局部绝缘层下方以及上述栅电极下方的上述半导体层上形成低浓度扩散层的工序；以及
在上述局部绝缘层一侧的上述低浓度的扩散层以及与上述栅电极的上述局部绝缘层的相反侧相邻的源极层的形成区域的半导体层中，以高于上述低浓度扩散层的浓度使上述第2导电型杂质扩散来形成漏极层和源极层的工序。
5.根据权利要求4所述的半导体元件的制造方法，其特征在于，在将上述局部绝缘层的另一侧即上述源极层侧的端部与上述第2栅极绝缘膜的上述源极层侧的端部之间的距离作为步长(Ls)，将上述局部绝缘层的上述源极层侧的端部与上述低浓度扩散层的上述源极层侧的端部之间的距离作为偏移长度(Lo)时，
上述步长Ls在0.3μm以上、1.1μm以下的范围内，并且从上述偏移长度(Lo)中减去上述步长(Ls)所得的差的长度(ΔL)在-0.2μm以上、0.6μm以下的范围内。
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