JP2009170671A - 半導体装置の製造方法およびそれにより製造される半導体装置 - Google Patents

Abstract

【課題】高耐圧の横型ＭＯＳトランジスタが形成されてなり、同じ半導体基板に制御回路部等も形成可能で、低コストで製造することのできる半導体装置の製造方法およびそれにより製造される半導体装置を提供する。
【解決手段】埋め込み酸化膜２２を有するＳＯＩ基板２０のＳＯＩ層２３に、横型ＭＯＳトランジスタが形成され、前記横型ＭＯＳトランジスタが、埋め込み酸化膜２２に達する分離絶縁トレンチ４０により取り囲まれて、周囲から絶縁分離されてなり、ＳＯＩ層２３の表層部に形成されたソース領域２５とドレイン領域２７の間にあるＬＯＣＯＳ酸化膜３０の直下に、先端が埋め込み酸化膜２２に達していない障壁絶縁トレンチ５０が配置されてなる半導体装置１００の製造方法であって、分離絶縁トレンチ４０と障壁絶縁トレンチ５０を、同じ絶縁トレンチ形成工程で形成する。
【選択図】図１

Description

本発明は、横型ＭＯＳトランジスタが形成されてなる半導体装置の製造方法およびそれによって製造される半導体装置に関する。

高耐圧で低オン抵抗の横型ＭＯＳトランジスタ（以下、ＬＤＭＯＳ（Lateral Diffused MetalOxide Semiconductor）と略記）およびその製造方法が、例えば、特開平８−９７４１１号公報（特許文献１）に開示されている。

図７は、特許文献１に開示された従来のＬＤＭＯＳ９０の要部断面図である。

図７のＬＤＭＯＳ９０では、ｐ型基板１の表面層に、ロジック部のｐウェルと共通のディメンションのｐウェル領域２が形成されている。このｐウェル領域２の拡散深さ（ｘｊ）は、３μｍである。そのｐウェル領域２の表面層に、ｐベース領域８とｎソース領域９とが二重拡散により、セルフアラインで形成されている。ｐウェル領域２の表面層に、ｐベース領域８から少し離して、幅１μｍ、深さ１μｍのトレンチ３が形成され、そのトレンチ３の側面および底面にｎドレインドリフト領域４が形成され、内部には、例えば酸化膜の絶縁膜５が充填されている。ｎソース領域９からトレンチ３上に０．５μｍ張り出して、基板１の表面上に、ゲート酸化膜６を介してポリシリコンからなるゲート電極７が設けられている。ゲート電極７直下のｐベース領域８およびｎドレインドリフト領域４の表面層には、ｐチャネル領域１０が形成されている。トレンチ３のｐベース領域８と反対側のｐウェル領域２の表面層には、ｎドレイン領域１１が形成され、ドレイン電極１５が接触している。ｎソース領域９の表面上にはソース電極１４が接触している。

図７のＬＤＭＯＳ９０では、ｎドレインドリフト領域４内に表面からトレンチ３を設けることによって、ドレインドリフト長を確保し、高耐圧化が図れる。また、ｎドレインドリフト領域４のｎソース領域９側の端で、オン時に電流経路が狭まらないため、オン抵抗が小さくできる。
特開平８−９７４１１号公報

近年、例えば車載用の半導体装置においては、電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータのパワーを制御するため、図７のＬＤＭＯＳ９０のような高耐圧ＬＤＭＯＳが求められている。また、該半導体装置を小型化するため、高耐圧ＬＤＭＯＳと共に制御回路部も同じ半導体基板に形成することが求められている。

そこで本発明は、高耐圧の横型ＭＯＳトランジスタが形成されてなる半導体装置の製造方法およびそれにより製造される半導体装置であって、同じ半導体基板に制御回路部等も形成可能で、低コストで製造することのできる半導体装置の製造方法およびそれにより製造される半導体装置を提供することを目的としている。

請求項１に記載の発明は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、横型ＭＯＳトランジスタが形成され、前記横型ＭＯＳトランジスタが、前記埋め込み酸化膜に達する分離絶縁トレンチにより取り囲まれて、周囲から絶縁分離されてなり、前記ＳＯＩ層の表層部に形成されたソース領域とドレイン領域の間にあるＬＯＣＯＳ酸化膜の直下に、先端が前記埋め込み酸化膜に達していない障壁絶縁トレンチが配置されてなる半導体装置の製造方法であって、前記分離絶縁トレンチと前記障壁絶縁トレンチを、同じ絶縁トレンチ形成工程で形成することを特徴としている。

上記半導体装置の製造方法は、ＳＯＩ基板からなる半導体基板に横型ＭＯＳトランジスタが形成されてなる半導体装置の製造方法である。上記半導体装置に形成する横型ＭＯＳトランジスタは、分離絶縁トレンチにより取り囲まれて、周囲から絶縁分離される。このため、上記半導体装置では、絶縁分離された該横型ＭＯＳトランジスタの周囲に、制御回路部等も形成可能である。また、絶縁分離された該横型ＭＯＳトランジスタは、ソース領域とドレイン領域の間にあるＬＯＣＯＳ酸化膜の直下に障壁絶縁トレンチが配置されているため、高耐圧の横型ＭＯＳトランジスタとすることができる。

ここで、上記半導体装置の製造方法では、上記分離絶縁トレンチと障壁絶縁トレンチを、同じ絶縁トレンチ形成工程で形成するようにしている。これにより、分離絶縁トレンチと障壁絶縁トレンチを別工程で形成する場合に較べて、横型ＭＯＳトランジスタ内に障壁絶縁トレンチを形成することによる製造コストの増大を大幅に抑制することができる。

以上のようにして、上記半導体装置の製造方法は、高耐圧の横型ＭＯＳトランジスタが形成されてなる半導体装置の製造方法であって、同じ半導体基板に制御回路部等も形成可能で、低コストで製造することのできる半導体装置の製造方法とすることができる。

上記半導体装置における分離絶縁トレンチは、埋め込み酸化膜に達するように形成する。一方、上記半導体装置における障壁絶縁トレンチは、先端が埋め込み酸化膜に達しないように形成する。

ここで、深さの異なる分離絶縁トレンチと障壁絶縁トレンチを上述したように同じ絶縁トレンチ形成工程で形成するため、例えば請求項２に記載のように、前記絶縁トレンチ形成工程の前工程で、前記障壁絶縁トレンチの配置位置の前記ＳＯＩ層上に、選択的に酸化膜を形成しておくことが好ましい。

これによれば、該酸化膜の膜厚を適宜設定することで分離絶縁トレンチより浅い任意深さの障壁絶縁トレンチを形成することができ、製造コストの増大も極力抑制することができる。

この場合、該酸化膜の酸化シリコン（ＳｉＯ_２）と半導体基板のシリコン（Ｓｉ）とのエッチング選択比が一般的に１：１０〜１００であるため、ＳＯＩ層の一般的な厚さを考慮すると、請求項３に記載のように、前記酸化膜の膜厚を、１μｍ以下とすることが好ましい。

また、深さの異なる分離絶縁トレンチと障壁絶縁トレンチを同じ絶縁トレンチ形成工程で形成する別の方法として、幅が広いトレンチほどエッチングレートが遅くなることを利用し、請求項４に記載のように、前記障壁絶縁トレンチの幅を、前記分離絶縁トレンチの幅に較べて広く設定してもよい。

これによれば、障壁絶縁トレンチの幅と深さに一定の制約があるものの、分離絶縁トレンチより浅い障壁絶縁トレンチを形成するための特別な追加工程がないため、製造コストの増加もなくすことができる。

この場合、一般的なセルサイズと分離絶縁トレンチの幅を考慮すると、請求項５に記載のように、前記障壁絶縁トレンチの幅を、０．５μｍ以上、１０μｍ以下に設定することが好ましい。

上記半導体装置の製造方法においては、該半導体装置に形成する横型ＭＯＳトランジスタの耐圧および同時形成する分離絶縁トレンチと障壁絶縁トレンチの形成容易性を考慮して、請求項６に記載のように、前記障壁絶縁トレンチの先端深さを、前記ＳＯＩ層の厚さの１／２以上に設定することが好ましい。

上記半導体装置の製造方法における前記分離絶縁トレンチと前記障壁絶縁トレンチは、例えば請求項７に記載のように、トレンチに形成された側壁酸化膜と該トレンチ内に埋め込まれた多結晶シリコンとからなるように構成することができる。

請求項８〜１６に記載の発明は、上記半導体装置の製造方法により製造される半導体装置の発明である。

請求項８に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、前記横型ＭＯＳトランジスタが、前記埋め込み酸化膜に達する分離絶縁トレンチにより取り囲まれて、周囲から絶縁分離されてなり、前記ＳＯＩ層の表層部に形成されたソース領域とドレイン領域の間にあるＬＯＣＯＳ酸化膜の直下に、前記分離絶縁トレンチと同じ絶縁トレンチ形成工程で形成された、先端が前記埋め込み酸化膜に達していない障壁絶縁トレンチが配置されてなることを特徴としている。

上記半導体装置は、先の製造方法において説明したように、高耐圧の横型ＭＯＳトランジスタが形成されてなる半導体装置であって、同じ半導体基板に制御回路部等も形成できるため小型化が可能で、低コストで製造することができ安価な半導体装置とすることができる。

請求項９〜１２に記載の半導体装置の効果についても、先の製造方法において説明したとおりであり、その詳細説明は省略する。

上記半導体装置において、請求項１３に記載のように、前記ＳＯＩ層の表層部に、該ＳＯＩ層と同じ導電型で、不純物濃度が該ＳＯＩ層と前記ドレイン領域の中間にあるドリフト領域が形成され、前記ドレイン領域が、前記ドリフト領域の表層部に形成されてなる場合には、前記障壁絶縁トレンチの先端深さが、前記ドリフト領域より深く設定され、該障壁絶縁トレンチが、前記ドリフト領域の前記ソース領域側の端部に掛かるように配置されてなるようにすることが、該半導体装置に形成する横型ＭＯＳトランジスタの高耐圧化のために好ましい構成である。

上記半導体装置における前記ソース領域とドレイン領域は、例えば請求項１４に記載のように、ストライプの繰り返しパターン形状に形成されてなる構成とすることができる。また、請求項１５に記載のように、前記ソース領域とドレイン領域が、市松模様パターン形状に形成されてなり、前記障壁絶縁トレンチが、前記ソース領域とドレイン領域を取り囲むように配置されてなる構成としてもよい。

上記半導体装置は、高耐圧の横型ＭＯＳトランジスタが形成され、小型化が可能で安価であるため、請求項１６に記載のように、電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータのパワーを制御するための車載用の半導体装置として好適である。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

本発明は、横型ＭＯＳトランジスタが形成されてなる半導体装置の製造方法およびそれによって製造される半導体装置に関する。図１は、本発明の一例である半導体装置１００の要部を示した模式的な断面図である。

図１に示す半導体装置１００は、埋め込み酸化膜２２を有するＳＯＩ（Silicon On Insulator）基板２０のＳＯＩ層２３に、横型ＭＯＳトランジスタ（以下、ＬＤＭＯＳ（Lateral Diffused MetalOxide Semiconductor）と略記）が形成されてなる半導体装置である。すなわち、半導体装置１００においては、Ｎ型（Ｎ−）のＳＯＩ層２３の表層部にＰ型（Ｐ）のベース領域２４が形成され、該ベース領域２４の表層部には、Ｎ型（Ｎ＋）のソース領域２５が形成されている。尚、ベース領域２４の表層部に形成されているＰ型（Ｐ＋）の拡散領域２８は、ベース領域２４の電位を固定するためのコンタクト領域である。また、ベース領域２４を間に挟んで、ソース領域２５の反対側におけるＳＯＩ層２３の表層部に、Ｎ型（Ｎ）でＳＯＩ層２３より高濃度のドリフト領域２６が形成され、該ドリフト領域２６の表層部には、Ｎ型（Ｎ＋）でドリフト領域２６より高濃度のドレイン領域２７が形成されている。尚、ＳＯＩ基板２０の支持基板２１は、Ｐ型（Ｐ）のシリコン基板からなり、埋め込み酸化膜２２に当接して、ＳＯＩ層２３の低部にＮ型（Ｎ＋）の埋め込み拡散層２９が形成されている。また、ＳＯＩ層２３上には、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜３０と、図示を省略したゲート酸化膜を介してゲート電極３１とが形成されている。

半導体装置１００に形成されている上記ＬＤＭＯＳは、埋め込み酸化膜２２に達する分離絶縁トレンチ４０により取り囲まれて、周囲から絶縁分離されている。該分離絶縁トレンチ４０は、トレンチＴ１に形成された側壁酸化膜４１とトレンチＴ１内に埋め込まれた高抵抗の多結晶シリコン４２とからなる。尚、図１はＬＤＭＯＳの一方の端部付近を模式的に示したもので、半導体装置１００におけるソース領域２５とドレイン領域２７（ソースセルＳとドレインセルＤ）は、紙面に垂直なストライプの繰り返しパターン形状に形成されている。このように、半導体装置１００では、ＬＤＭＯＳが分離絶縁トレンチ４０により取り囲まれて周囲から絶縁分離されるため、絶縁分離された該ＬＤＭＯＳの周囲に、制御回路部等も形成可能である。

また、図１の半導体装置１００では、ＳＯＩ層２３の表層部に形成されたソース領域２５とドレイン領域２７の間にあるＬＯＣＯＳ酸化膜３０の直下に、先端が埋め込み酸化膜２２に達していない障壁絶縁トレンチ５０が配置されている。該障壁絶縁トレンチ５０も、分離絶縁トレンチ４０と同様に、トレンチＴ２に形成された側壁酸化膜４１とトレンチＴ２内に埋め込まれた多結晶シリコン４２とからなる。該障壁絶縁トレンチ５０の配置により、ソース領域２５からベース領域２４を通過してＳＯＩ層２３に出たキャリアのドレイン領域２７までのドリフト距離を長くすることができるため、高耐圧のＬＤＭＯＳとすることができる。

図１にあるように、半導体装置１００における分離絶縁トレンチ４０は、埋め込み酸化膜２２に達するように形成する。一方、半導体装置１００における障壁絶縁トレンチ５０は、先端が埋め込み酸化膜２２に達しないように形成する。しかしながら、このように深さの異なる半導体装置１００の分離絶縁トレンチ４０と障壁絶縁トレンチ５０は、次に示すように、同じ絶縁トレンチ形成工程で形成される。

図２〜図５は、半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。

最初に、図２（ａ）に示すように、支持基板２１，埋め込み酸化膜２２，埋め込み拡散層２９およびＳＯＩ層２３からなるＳＯＩ基板（ウエハ）２０を準備する。該ＳＯＩ基板２０は、一般的な半導体基板貼り合わせ技術を用いて製造される。

次に、図２（ｂ）に示すように、ＳＯＩ層２３の表面を酸化して、ＳＯＩ層２３上に酸化膜６０を形成する。

次に、図２（ｃ）に示すように、該酸化膜６０をホトリソグラフィとエッチングによりパターニングして酸化膜６０ａとし、図１の半導体装置１００における障壁絶縁トレンチ５０の配置位置のＳＯＩ層２３上に、選択的に酸化膜６０ａを形成しておく。

次に、図３（ａ）に示すように、図１の半導体装置１００における分離絶縁トレンチ４０と障壁絶縁トレンチ５０を形成するためのマスクとなる、窒化膜６１と酸化膜６２をＳＯＩ層２３上に順次形成する。

次に、図１の半導体装置１００における分離絶縁トレンチ４０と障壁絶縁トレンチ５０のトレンチＴ１，Ｔ２を形成するため、図３（ｂ）に示すように、所定の開口部Ｋ１，Ｋ２を、窒化膜６１と酸化膜６２にホトリソグラフィと同時エッチングにより形成する。該同時エッチングによって、開口部Ｋ１ではＳＯＩ層２３の表面が露出し、開口部Ｋ２では酸化膜６０ａの表面が露出するようになる。

次に、図３（ｃ）に示すように、開口部Ｋ１，Ｋ２が形成された窒化膜６１と酸化膜６２をマスクとして同時エッチングを継続し、トレンチＴ１において埋め込み酸化膜２２が露出した時点でエッチングを終了する。この時、トレンチＴ２は、酸化膜６０ａが形成されていた分だけエッチングが遅れ、先端が埋め込み酸化膜２２に達しないように浅く形成される。

次に、図４（ａ）に示すように、熱酸化によりトレンチＴ１，Ｔ２に側壁酸化膜４１を形成した後、トレンチＴ１，Ｔ２内に高抵抗の多結晶シリコン４２を埋め込む。以上に示した絶縁トレンチ形成工程によって、図１の半導体装置１００における分離絶縁トレンチ４０と障壁絶縁トレンチ５０が同時形成される。

次に、図４（ｂ）に示すように、ＳＯＩ基板２０の表面を研削・研磨して窒化膜６１，酸化膜６２および酸化膜６０ａを除去し、ＳＯＩ層２３の表面を平坦化する。次に、レジストマスク（図示省略）を用いてＮ型不純物を選択的にイオン注入し、図１の半導体装置１００におけるドリフト領域２６を形成する。

次に、図４（ｃ）に示すように、一般的なＬＯＣＯＳ酸化の方法により、分離絶縁トレンチ４０と障壁絶縁トレンチ５０を蓋するようにして、ＬＯＣＯＳ酸化膜３０を形成する。

次に、図５に示すように、レジストマスク（図示省略）を用いて選択的にイオン注入し、ベース領域２４，拡散領域２８，ソース領域２５およびドレイン領域２７を形成する。次に、ＳＯＩ基板２０上にゲート酸化膜とゲート電極となる多結晶シリコン膜を順次形成し、ホトリソグラフィとエッチングにより所定形状にパターニングしてゲート電極３１とする。

以上の図２〜図５で示した工程により、図１の半導体装置１００を製造することができる。

図２〜図５で示した半導体装置１００の製造方法では、上述したように、分離絶縁トレンチ４０と障壁絶縁トレンチ５０を、同じ絶縁トレンチ形成工程で形成するようにしている。これにより、分離絶縁トレンチ４０と障壁絶縁トレンチ５０を別工程で形成する場合に較べて、ＬＤＭＯＳ内に障壁絶縁トレンチ５０を形成することによる製造コストの増大を大幅に抑制することができる。

以上のようにして、図２〜図５で示した半導体装置１００の製造方法は、高耐圧のＬＤＭＯＳが形成されてなる半導体装置の製造方法であって、同じ半導体基板２０に制御回路部等も形成可能で、低コストで製造することのできる半導体装置の製造方法となっている。

図２〜図５で示した半導体装置１００の製造方法では、図２（ｃ）に示す酸化膜６０ａの膜厚ｔ１を適宜設定することで分離絶縁トレンチ４０より浅い任意深さの障壁絶縁トレンチ５０を形成することができ、製造コストの増大も極力抑制することができる。

この場合、該酸化膜６０ａの酸化シリコン（ＳｉＯ_２）とＳＯＩ基板２０（ＳＯＩ層２３）のシリコン（Ｓｉ）とのエッチング選択比が一般的に１：１０〜１００であるため、ＳＯＩ層２３の一般的な厚さを考慮すると、酸化膜６０ａの膜厚を、１μｍ以下とすることが好ましい。

また、深さの異なる分離絶縁トレンチ４０と障壁絶縁トレンチ５０を同じ絶縁トレンチ形成工程で形成する別の方法として、酸化膜６０ａを形成する代わりに、図１に示す障壁絶縁トレンチ５０の幅ｗ２を、分離絶縁トレンチ４０の幅ｗ１に較べて広く設定してもよい。この方法は、幅が広いトレンチほどエッチングレートが遅くなることを利用するものである。この方法によれば、障壁絶縁トレンチ５０の幅ｗ２と深さｄ２に一定の制約があるものの、分離絶縁トレンチ４０より浅い障壁絶縁トレンチ５０を形成するための図２（ｂ），（ｃ）に示した特別な追加工程がないため、製造コストの増加もなくすことができる。

この場合、一般的なセルサイズと分離絶縁トレンチ４０の幅を考慮すると、障壁絶縁トレンチ５０の幅を、０．５μｍ以上、１０μｍ以下に設定することが好ましい。

また、上記した半導体装置１００の製造方法においては、該半導体装置１００に形成するＬＤＭＯＳの耐圧および同時形成する分離絶縁トレンチ４０と障壁絶縁トレンチ５０の形成容易性を考慮して、図１に示す障壁絶縁トレンチ５０の先端深さｄ２を、ＳＯＩ層２３の厚さの１／２以上に設定することが好ましい。

また、図１の半導体装置１００のように、ＳＯＩ層２３の表層部に、ＳＯＩ層２３と同じＮ型（Ｎ）で、不純物濃度が該ＳＯＩ層２３とドレイン領域２７の中間にあるドリフト領域２６が形成され、ドレイン領域２７が、ドリフト領域２６の表層部に形成されている場合には、障壁絶縁トレンチ５０の先端深さｄ２が、ドリフト領域２６の深さｄ３より深く設定され、該障壁絶縁トレンチ５０が、ドリフト領域２６のソース領域２５側の端部に掛かるように配置されてなるようにすることが、該半導体装置１００に形成するＬＤＭＯＳトランジスタの高耐圧化のために好ましい構成である。

図６は、図１に示した半導体装置１００の変形例で、図６（ａ）は、半導体装置１０１の模式的な平面図であり、図６（ｂ）は、半導体装置１０１の断面図である。尚、図６（ｂ）は、図６（ａ）における一点鎖線Ａ−Ａでの断面に対応しており、図６（ａ）は、図６（ｂ）における一点鎖線Ｂ−Ｂでの断面に対応している。図６は、半導体装置１０１に形成されているＬＤＭＯＳの中央部付近を模式的に示したものである。尚、図６の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。

図１の半導体装置１００に形成されているＬＤＭＯＳは、前述したように、ソース領域２５とドレイン領域２７（ソースセルＳとドレインセルＤ）が、紙面に垂直なストライプの繰り返しパターン形状に形成されていた。これに対して、図６の半導体装置１０１に形成されているＬＤＭＯＳは、ソース領域２５ａとドレイン領域２７ａ（ソースセルＳとドレインセルＤ）およびドリフト領域２６ａが、市松模様パターン形状に形成されており、障壁絶縁トレンチ５０ａが、ソース領域２５ａとドレイン領域２７ａを取り囲むように配置されている。尚、図６の半導体装置１０１ではソースセルＳとドレインセルＤが正方形状であるが、これに限らず、例えば六角形状であってもよい。

図６の半導体装置１０１に形成されているＬＤＭＯＳについても、図１の半導体装置１００に形成されているＬＤＭＯＳと同様に、埋め込み酸化膜２２に達する分離絶縁トレンチ４０により取り囲まれて周囲から絶縁分離されており、障壁絶縁トレンチ５０ａが分離絶縁トレンチ４０と同じ絶縁トレンチ形成工程で同時形成される。従って、図６の半導体装置１０１についても、図１の半導体装置１００と同様に、高耐圧のＬＤＭＯＳが形成されてなる半導体装置であって、同じ半導体基板に制御回路部等も形成できるため小型化が可能で、低コストで製造することができ安価な半導体装置とすることができる。

以上の図１と図６に例示した半導体装置１００，１０１は、上記したように、いずれも高耐圧のＬＤＭＯＳが形成され、小型化が可能で安価であるため、電気自動車（ＥＶ）やハイブリッド（ＨＥＶ）車等の自動車用モータのパワーを制御するための車載用の半導体装置として好適である。

本発明の一例である半導体装置１００の要部を示した模式的な断面図である。 （ａ）〜（ｃ）は、半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。 （ａ）〜（ｃ）は、半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。 （ａ）〜（ｃ）は、半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。 半導体装置１００の製造方法の一例を示す図で、半導体装置１００の製造工程別の断面図である。 半導体装置１００の変形例で、（ａ）は、半導体装置１０１の模式的な平面図であり、（ｂ）は、半導体装置１０１の断面図である。 特許文献１に開示された従来のＬＤＭＯＳ９０の要部断面図である。

符号の説明

１００，１０１ 半導体装置
２０ ＳＯＩ基板（半導体基板）
２２ 埋め込み酸化膜
２３ ＳＯＩ層
２５，２５ａ ソース領域（Ｎ＋）
２６，２６ａ ドリフト領域（Ｎ）
２７，２７ａ ドレイン領域（Ｎ＋）
３０ ＬＯＣＯＳ酸化膜
４０ 分離絶縁トレンチ
５０，５０ａ 障壁絶縁トレンチ
６０，６０ａ 酸化膜
Ｔ１，Ｔ２ トレンチ

Claims (16)

1. 埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、横型ＭＯＳトランジスタが形成され、
   前記横型ＭＯＳトランジスタが、前記埋め込み酸化膜に達する分離絶縁トレンチにより取り囲まれて、周囲から絶縁分離されてなり、
   前記ＳＯＩ層の表層部に形成されたソース領域とドレイン領域の間にあるＬＯＣＯＳ酸化膜の直下に、先端が前記埋め込み酸化膜に達していない障壁絶縁トレンチが配置されてなる半導体装置の製造方法であって、
   前記分離絶縁トレンチと前記障壁絶縁トレンチを、同じ絶縁トレンチ形成工程で形成することを特徴とする半導体装置の製造方法。
2. 前記絶縁トレンチ形成工程の前工程で、
   前記障壁絶縁トレンチの配置位置の前記ＳＯＩ層上に、選択的に酸化膜を形成しておくことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記酸化膜の膜厚を、１μｍ以下とすることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記障壁絶縁トレンチの幅を、前記分離絶縁トレンチの幅に較べて広く設定することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
5. 前記障壁絶縁トレンチの幅を、０．５μｍ以上、１０μｍ以下に設定することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
6. 前記障壁絶縁トレンチの先端深さを、前記ＳＯＩ層の厚さの１／２以上に設定することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
7. 前記分離絶縁トレンチと前記障壁絶縁トレンチが、トレンチに形成された側壁酸化膜と該トレンチ内に埋め込まれた多結晶シリコンとからなることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
8. 埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、横型ＭＯＳトランジスタが形成されてなる半導体装置であって、
   前記横型ＭＯＳトランジスタが、前記埋め込み酸化膜に達する分離絶縁トレンチにより取り囲まれて、周囲から絶縁分離されてなり、
   前記ＳＯＩ層の表層部に形成されたソース領域とドレイン領域の間にあるＬＯＣＯＳ酸化膜の直下に、前記分離絶縁トレンチと同じ絶縁トレンチ形成工程で形成された、先端が前記埋め込み酸化膜に達していない障壁絶縁トレンチが配置されてなることを特徴とする半導体装置。
9. 前記障壁絶縁トレンチの幅が、前記分離絶縁トレンチの幅に較べて広く設定されてなることを特徴とする請求項８に記載の半導体装置。
10. 前記障壁絶縁トレンチの幅が、０．５μｍ以上、１０μｍ以下に設定されてなることを特徴とする請求項８または９に記載の半導体装置。
11. 前記障壁絶縁トレンチの先端深さが、前記ＳＯＩ層の厚さの１／２以上に設定されてなることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
12. 前記分離絶縁トレンチと前記障壁絶縁トレンチが、トレンチに形成された側壁酸化膜と該トレンチ内に埋め込まれた多結晶シリコンと
    からなることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
13. 前記ＳＯＩ層の表層部に、
    該ＳＯＩ層と同じ導電型で、不純物濃度が該ＳＯＩ層と前記ドレイン領域の中間にあるドリフト領域が形成され、
    前記ドレイン領域が、前記ドリフト領域の表層部に形成されてなり、
    前記障壁絶縁トレンチの先端深さが、前記ドリフト領域より深く設定され、
    該障壁絶縁トレンチが、前記ドリフト領域の前記ソース領域側の端部に掛かるように配置されてなることを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
14. 前記ソース領域とドレイン領域が、ストライプの繰り返しパターン形状に形成されてなることを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置。
15. 前記ソース領域とドレイン領域が、市松模様パターン形状に形成されてなり、
    前記障壁絶縁トレンチが、前記ソース領域とドレイン領域を取り囲むように配置されてなることを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置。
16. 前記半導体装置が、車載用の半導体装置であることを特徴とする請求項８乃至１５のいずれか一項に記載の半導体装置。

Images