CN103348482A - 横向型半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种横向型半导体装置及其制造方法，所述横向型半导体装置被构成在绝缘体上硅（SOI）基板上。上述横向型半导体装置的特征在于，在埋入氧化膜（200）上具备半导体层，所述半导体层包括体区（107）、和与该体区（107）的侧面相接的漂移区（109）。此外，上述横向型半导体装置在体区（107）与漂移区（109）的界面处具有第一沟槽，所述第一沟槽朝向埋入氧化膜（200）而未到达该埋入氧化膜（200）。

Description

横向型半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，更确切地说，涉及一种横向型IGBT（Insulated Gate Bipolar Transistor：绝缘栅双极性晶体管）及其制造方法。
背景技术
一直以来，开发有如下的集成电路（有时也称为IC（IntegratedCircuit）），即，将二极管或晶体管等半导体装置、以及这些半导体装置的驱动控制电路集成在一块硅基板上的集成电路。特别是，横向型绝缘栅双极性晶体管（LIGBT：Lateral Insulated Gate Bipolar Transistor，以下，仅称为横向型半导体装置），其为一种输入部采用MOS（Metal-Oxide-Semiconductor：金属氧化物半导体）结构、输出部采用双极性结构的功率用晶体管，从而适合于耐压、大电流的半导体，并且具有能够用较少的电力来驱动高电力的优点。
横向型半导体装置的特征在于，在导通状态下，通过在漂移区内使电导率调制活跃化从而得到较低的通态电压（通态电阻）。例如，作为横向型半导体装置的一个示例，存在例如专利文献1中所公开的技术。
在先技术文献
专利文献
专利文献1：日本特开2010-251627号公报
发明内容
发明所要解决的课题
上述专利文献1所公开的横向型半导体装置中，如图10所示，在P型体层107以及N型漂移层109a、109b之中，使被配置在P型体层107的下方的埋入氧化膜200的厚度，厚于被配置在N型漂移层109a、109b的剩余的区域的下方的埋入氧化膜200的厚度。由此，由于与N型漂移层区109b相比，从N型漂移层区109a脱离至P型体层107的空穴将减少，因此降低了通态电阻。
另外，在本说明中，将被配置在P型体层107侧的下方的埋入氧化膜200特别称为载流子积蓄用埋入氧化膜201。
但是，虽然上述专利文献1中所公开的横向型半导体装置通过上文所述的方法降低了通态电阻，但却存在花费制造成本这类的问题。即，如图10所示，通过使埋入氧化膜局部地厚膜化而形成载流子积蓄用埋入氧化膜201，从而实现了通态电阻的降低。
然而，当欲制造上述专利文献1中所公开的横向型半导体装置时，与不具有载流子积蓄用埋入氧化膜201的横向型半导体装置相比，将另外需要用于形成该载流子积蓄用埋入氧化膜201的工序。
本发明为鉴于上述情况而完成的发明，其目的在于，提供一种与上述专利文献1中所公开的横向型半导体装置相比，能够通过简单的方法而进一步降低通态电阻的横向型半导体装置及其制造方法。
用于解决课题的方法
本发明的第一方式为，被构成在绝缘体上硅（SOI：Silicon onInsulator）基板上的横向型半导体装置。上述横向型半导体装置的特征在于，在埋入氧化膜（200）上具备半导体层，所述半导体层包括体区（107）、和与该体区（107）的侧面相接的漂移区（109）。此外，上述横向型半导体装置在体区（107）与漂移区（109）的界面处具有第一沟槽，所述第一沟槽朝向埋入氧化膜（200）而未到达该埋入氧化膜（200）。
本发明的第二方式的特征在于，在上述第一方式中，从第一沟槽的底部起至埋入氧化膜（200）为止的距离的值，小于漂移区（109）的厚度的值，所述漂移区（109）的厚度的值是用从埋入氧化膜（200）表面起至漂移区（109）表面为止的距离的值来表示的。
本发明的第三方式的特征在于，在上述第二方式中，在体区（107）内，以与第一沟槽的侧面相接的方式而形成有发射区（102），所述发射区（102）未到达埋入氧化膜（200）。此外，从埋入氧化膜（200）表面起至发射区（102）为止的距离，小于从第一沟槽的底部起至所述埋入氧化膜（200）为止的距离的值。
本发明的第四方式的特征在于，在上述第二方式中，在漂移区（109）内形成有载流子积蓄层区（114），所述载流子积蓄层区（114）与第一沟槽的底部以及体区（107）的侧面相接。此外，载流子积蓄层区（114）的杂质浓度高于漂移区（109）的杂质浓度。
本发明的第五方式的特征在于，在上述第一方式中，还具有第二沟槽，所述第二沟槽贯穿硅的局部氧化（LOCOS）氧化膜（105）并到达埋入氧化膜（200），所述LOCOS氧化膜（105）通过从半导体层的表面起以预定的厚度突出以及掩埋的方式而形成。另外，第一沟槽在半导体层中未形成有LOCOS氧化膜（105）的位置处被形成。
本发明的第六方式为，被构成在SOI基板上的横向型半导体装置的制造方法。另外，上述横向型半导体装置具备半导体层，所述半导体层包括埋入氧化膜（200）和漂移区（109）。而且，上述制造方法包括：将LOCOS氧化膜（105）蚀刻至预先确定的深度为止的蚀刻工序，所述LOCOS氧化膜（105）通过从所述半导体层的表面起以预定的厚度突出以及掩埋的方式而形成；以相同的挖掘速度同时形成第一沟槽和第二沟槽，并在第二沟槽到达了埋入氧化膜（200）的时间点停止第一沟槽以及第二沟槽的形成的沟槽形成工序，其中，所述第一沟槽从漂移区（109）朝向埋入氧化膜（200）而形成，所述第二沟槽从在蚀刻工序中被实施了蚀刻的位置起朝向埋入氧化膜（200）而形成。
发明效果
根据上述第一方式，能够提供一种与现有的横向型半导体装置相比，可通过简单的方法而进一步降低通态电阻的横向型半导体装置。即，在现有的横向型半导体装置中，使被配置在P型体层侧的下方的埋入氧化膜的厚度厚于被配置在N型漂移层的剩余的区域的下方的埋入氧化膜200的厚度（载流子积蓄用埋入氧化膜）。
由此，由于N型漂移层区中脱离至P型体层的空穴将减少，因此降低了通态电阻。但是，本发明所涉及的横向型半导体装置中，通过沟槽栅而使空穴从漂移区109脱离至主体区107的路径变窄进，从而积蓄了空穴，由此降低通态电阻。即，在本发明所涉及的横向型半导体装置中，无需载流子积蓄用埋入氧化膜。因此，与形成载流子积蓄用埋入氧化膜的工序相比，形成沟槽的工序较廉价，由此能够削减制造成本。
此外，由于本发明所涉及的横向型半导体装置中，在体区107与漂移区109的界面处，采用了未到达埋入氧化膜200的沟槽型的栅结构，因此能够使漂移区109的厚度极薄，并且由于在该较薄的区域的附近，与现有的横向型半导体装置相比，空穴将被进一步积蓄，因此也能够大幅地减少该区域的电阻值。
根据上述第二方式，由于从沟槽的底部起至埋入氧化膜200为止的距离的值，小于漂移区109的厚度的值，因此脱离至主体区107的空穴将减少，其中，所述漂移区109的厚度的值是用从埋入氧化膜200表面起至漂移区109表面为止的距离的值来表示的。由此，由于积蓄了电荷因此能够减少电阻值。
根据上述第三方式，能够使更多的电子电流注入到漂移区109中，由此能够改善权衡特性。
根据上述第四方式，由于在漂移区109内形成有杂质浓度较高的载流子积蓄层区114，因此空穴不易从漂移区109脱离至主体区107，从而提高了载流子积蓄效果，由此能够改善权衡特性。
根据上述第五方式，由于形成有第二沟槽和第一沟槽，因此例如能够降低形成栅电极用的沟槽和元件隔离电极用的沟槽时的工艺成本，其中，所述第二沟槽贯穿LOCOS氧化膜105并到达埋入氧化膜200，所述第一沟槽在未形成有LOCOS氧化膜105的位置处形成。即，在对LOCOS氧化膜105进行蚀刻之后，即便是为了形成第一沟槽和第二沟槽而以相同的速率同时开始蚀刻，也由于在第二沟槽到达了埋入氧化膜时第一沟槽也已被形成，因此能够通过一个工序同时形成各个沟槽。
根据上述第六方式，不仅能够获得与上述第一方式相同的效果，还由于例如能够通过一个工序而形成栅电极用的沟槽和元件隔离电极用的沟槽，因此能够降低工艺成本。
附图说明
图1为图示了表示第一实施方式所涉及的横向型半导体装置10的结构的主要部分剖视图的一个示例的图。
图2为分别图示了表示横向型半导体装置10的结构的主要部分剖视图的一个示例、以及表示现有的横向型半导体装置的结构的主要部分剖视图的一个示例的图。
图3为放大了图2中用虚线包围的位置的图。
图4为表示第一实施方式所涉及的横向型半导体装置10的制造工序的一个示例的图（工序1～工序3）。
图5为表示第一实施方式所涉及的横向型半导体装置10的制造工序的一个示例的图（工序4～工序7）。
图6为表示第一实施方式所涉及的横向型半导体装置10的制造工序的一个示例的图（工序8～工序9）。
图7为图示了表示第二实施方式所涉及的横向型半导体装置20的结构的主要部分剖视图的一个示例的图。
图8为图示了表示第三实施方式所涉及的横向型半导体装置30的结构的主要部分剖视图的一个示例的图。
图9为表示各个实施方式所涉及的横向型半导体装置以及现有的横向型半导体装置的集电极-发射极间饱和电压（VCEsat）与断开开关时间（tf）特性的图。
图10为图示了表示现有的横向型半导体装置的结构的主要部分剖视图的一个示例的图。
具体实施方式
第一实施方式
结构
以下，参照附图，对本发明的第一实施方式所涉及的横向型IGBT（IGBT：Insulated Gate Bipolar Transistor，以下仅称为横向型半导体装置10）进行说明。
首先，参照附图对本发明的第一实施方式所涉及的横向型半导体装置10的结构进行说明。
图1为图示了表示本发明的第一实施方式所涉及的横向型半导体装置10的结构的、主要部分剖视图的一个示例的图。另外，在图1中，以本实施方式的说明所需要的结构要素为中心而进行了图示。
如图1所示，本发明的第一实施方式所涉及的横向型半导体装置10为，利用SOI（Silicon on Insulator）基板而被形成的装置。具体而言，本发明的第一实施方式所涉及的横向型半导体装置10通过单晶硅支承基板100、层叠在该单晶硅支承基板100上的埋入氧化膜200、和半导体层300而构成。另外，虽然省略了图示，但也可以采用如下方式，即，上述半导体层300表面部通过层间绝缘膜层而被覆盖，并且在该层间绝缘膜层的上部配置有电源电位线等。
上述单晶硅支承基板100为，例如含有P型的杂质的层。此外，该单晶硅支承基板100的电阻率优选为，能够确保机械强度的值，例如，优选为约1～100mΩ·cm。另外，在以下的说明中，将上述单晶硅支承基板100仅称为支承基板100。
上述埋入氧化膜200优选为，使用氧化硅等介电常数较小的材料来形成，层叠方向（纵向）的厚度优选为，约3.0μm～5.0μm。
虽然上述半导体层300为含有较低浓度的n-型的杂质的半导体层，但却形成有局部性质不同的区域层。具体而言，如图1所示，在半导体层300中形成有：体接触区（有时也称为体P+扩散层）101、发射区（有时也称为发射N+扩散层）102、主体区（有时也称为体P扩散层）107、浓度梯度扩散层110、缓冲区（有时称为缓冲N扩散层）111等。
上述主体区107为，以从半导体层300的表面到达背面的方式而形成的、含有p型杂质的区域层。
上述发射区102为，含有与半导体层300的主部（n-型区；活性层N-区109）相比浓度较高的n+型杂质的区域。发射区102被形成于主体区107内的半导体层300表面侧。另外，虽然省略了图示，但发射区102与作为一侧的主电极的发射电极电连接。
上述体接触区101为，含有与主体区107相比浓度较高的p+型杂质的区域。体接触区101被形成于主体区107内的半导体层300的表面侧。另外，虽然省略了图示，但体接触区101与发射电极欧姆连接。
上述缓冲区111为，含有高浓度的n型杂质的区域层。
上述集电区（集电P+扩散层）106为，含有与主体区107相比浓度较高的p+型杂质的区域。另外，虽然省略了图示，但集电区106与作为另一侧的主电极的集电电极电连接。
上述浓度梯度扩散层110为，在半导体层300内被形成于与埋入氧化膜200之间的边界面处的区域层。另外，浓度梯度扩散层110为含有n型杂质的区域，且以其浓度在漂移方向上例如以八个等级连续或不连续地发生变化的方式而被形成。更具体而言，浓度梯度扩散层110的杂质浓度从发射区102侧起朝向集电区106侧增加。
另外，上文所述的体接触区101、发射区102、集电区106、主体区107、浓度梯度扩散层110、缓冲区111分别通过离子注入等现有公知的方法而被形成。
在采用上述方式而构成的半导体层300的上部或周围，形成有LOCOS（Local Oxidation of Silicon）氧化膜105。此外，在采用上述方式而构成的半导体层300中形成有栅氧化膜103、多晶硅栅电极104。
LOCOS氧化膜105为，例如被形成在漂移区109的表面部上的氧化膜。另外，作为LOCOS氧化膜105的材料，例如可列举出氧化硅。
栅氧化膜103为，与上述漂移区109的一部分以及主体区107的一部分相接的氧化膜层。
另外，在本发明的第一实施方式所涉及的横向型半导体装置10中，具有如下特征，即，如图1所示，在主体区107和漂移区109之间的界面处，采用了未到达埋入氧化膜200的沟槽型的栅结构。
换言之，在本实施方式所涉及的横向型半导体装置10中，如图1所示，未形成被配置在主体区107的下方的埋入氧化膜，即，未形成上文所述的专利文献1中所记载的横向型半导体装置中的载流子积蓄用埋入氧化膜201（参照图10）。因此，由于无需形成该载流子积蓄用埋入氧化膜201的工序，因而能够通过简单的方法进行制造，从而能够削减制造成本（详细的制造方法将后文叙述）。
具体而言，如图1所示，上述沟槽型的栅结构（以下，仅称为沟槽栅），通过栅氧化膜103以及多晶硅栅电极104构成。由此，能够使漂移区109的厚度T1（即，图1所示的栅部活性层N-厚度T1）减小。换言之，通过沟槽栅而使空穴从漂移区109脱离至主体区107的路径变窄，从而积蓄了空穴，由此能够降低通态电阻。
而且，即使与现有的横向型半导体装置（上文所述的专利文献1中所记载的横向型半导体装置）相比，在不使集电极-发射极间的集电极反向击穿电压（BVCEO）降低的条件下，也能改善断开开关时间（tf）与集电极-发射极间饱和电压（VCEsat）的权衡特性。
在此，参照图2以及图3，对现有的横向型半导体装置（具体而言，为上文所述的专利文献1中所记载的横向型半导体装置）和本实施方式所涉及的横向型半导体装置10进行比较，并且对该各个横向型半导体装置中的电子电流的流动进行说明。
图2的（a）为图示了表示现有的横向型半导体装置的结构的主要部分剖视图的一个示例的图，图2的（b）为图示了表示第一实施方式所涉及的横向型半导体装置10的结构的主要部分剖视图的一个示例的图。另外，为了进行说明，图2（a）中再次图示了与图10相同的图，图2（b）中再次图示了与图1相同的图。
此外，图3的（a）以及（b）为，分别放大了图2的（a）以及图2的（b）中用虚线包围的位置的图。另外，为了后面的说明，在图3中图示了箭头标记。
一般地，当栅极-发射极间电压（VGE）高于阈值电压（TV）时，将在栅氧化膜103与主体区107的界面处形成有n型沟道，从而使发射区102与漂移区109电导通，由此电子将流入到该漂移区109中。该电子将作为pnp型晶体管的基极电流而发挥作用，从而使pnp型晶体管导通，所述pnp型晶体管通过主体区107（P型）、漂移区109&缓冲区111（n型）、集电区106（P型）而构成。
另外，由于从发射区102供给有电子，且从集电区106注入有空穴，因此在漂移区109内将会积蓄有过量的电子和空穴（被称为电导率调制的现象）。
在现有的横向型半导体装置中，如图2的（a）、特别是图3的（a）所示，通过形成载流子积蓄用埋入氧化膜201，而减小了主体区107与漂移区109a之间的接触面积，从而能够在不阻碍空穴从漂移区109b向漂移区109a移动的条件下，抑制空穴从漂移区109a向主体区107进行移动的情况。其结果为，通过漂移区109a而积蓄了更多的空穴，从而减少了该漂移区109a的电阻值。
另一方面，在本发明的第一实施方式所涉及的横向型半导体装置10中，如图2的（b）、特别是图3的（b）所示，通过沟槽栅而使空穴从漂移区109脱离至主体区107的路径变窄（栅部活性层N-厚度T1），从而积蓄了空穴，由此减少了该区域的电阻值。
在此，参照图3的（a）以及（b），更具体地对现有的横向型半导体装置（上文所述的专利文献1中所记载的横向型半导体装置）、和本实施方式所涉及的横向型半导体装置10中的电子电流的流动进行说明。
首先，以图2的（a）所示的现有的横向型半导体装置为例，对图2的（a）的用113a表示的区域中的电子电流的流动进行说明。
在现有的横向型半导体装置的情况下，当向多晶硅栅电极104施加正电位时，将在栅氧化膜103的正下方形成沟道，并且如图3的（a）用虚线箭头标记所示，电子电流将从漂移层区109a向漂移层区109b流动。
另外，如果此时宽度Lac过小，则电阻值Rac将增大，因此一般情况下宽度Lac优选为1.0μm～2.0μm左右，通常，所述宽度Lac会被设计在该范围内。此外，为了抑制饱和电流并使耐短路性提高，宽度Lch优选为1.5μm～2.0μm左右，一般情况下，所述宽度Lch会被设计在该范围内，而无法使该宽度Lch极小。因此，宽度113a成为大致2.5μm～4.0μm（宽度113a=宽度Lch+宽度Lac）。
接下来，关于图3的（b）所示的本发明的第一实施方式所涉及的横向型半导体装置10，对图3的（a）的用113b表示的区域中的电子电流的流动进行说明。
由于在本发明的第一实施方式所涉及的横向型半导体装置10中，电子电流的流动如图3的（b）的虚线箭头标记所示，即使减小了宽度Lac，电阻值Rac1、电阻值Rac2也均未增大，因此能够将该宽度Lac设为0.2μm～0.5μm左右。
另外，在图3的（a）中所示的宽度Lch，在图3的（b）中，可以用宽度Lch=宽度Lch1+宽度Lch2来表现。此外，如果将宽度Lch1设为大约1.0μm，则宽度Lch2将成为大约0.5μm～1.0μm。因此，宽度113b成为大致0.7μm～1.5μm（宽度113b=宽度Lch2+宽度Lac）。
如此，由于在本发明的第一实施方式所涉及的横向型半导体装置10中，在主体区107与漂移区109的界面处，采用了未到达埋入氧化膜200的沟槽型的栅结构，因此能够使漂移区109的厚度T1变薄（图1、图2的（b）中的栅部活性层N-厚度T1），并且由于在该较薄的区域的附近，与现有的横向型半导体装置相比，更进一步积蓄了空穴，因此能够大幅地减少该区域的电阻值。
而且，由于如上文所述，与现有的横向型半导体装置相比能够缩小单元间距（宽度113a＞宽度113b），因此能够在不使集电极反向击穿电压（BVCEO）降低的情况下，改善断开开关时间（tf）与集电极-发射极间饱和电压（VCEsat）的权衡特性。
另外，关于本发明的第一实施方式所涉及的横向型半导体装置10以及后述的第二、第三实施方式所涉及的横向型半导体装置、与现有的横向型半导体装置的权衡特性的比较，将在后文叙述。
制造方法
接下来，参照附图，对本发明的第一实施方式所涉及的横向型半导体装置10的制造方法进行说明。图4至图6为，表示本发明的第一实施方式所涉及的横向型半导体装置10的制造工序的一个示例的图。
另外，以下的说明为，在图4至图6中，在图示了现有的横向型半导体装置（具体而言，为上文所述的专利文献1中所记载的横向型半导体装置）的制造工序的一个示例的同时，对本发明的第一实施方式所涉及的横向型半导体装置10的制造工序的一个示例进行说明。
而且，在以下的说明中，将本发明的第一实施方式所涉及的横向型半导体装置标记参照符号并记载为横向型半导体装置10，仅记载为横向型半导体装置的情况，则表示本发明的第一实施方式所涉及的横向型半导体装置以及现有的横向型半导体装置。
在本发明的第一实施方式所涉及的横向型半导体装置10的制造方法中，具有如下特征，即，无需形成如上文所述被配置在主体区107的下方的埋入氧化膜，也就是形成现有的横向型半导体装置中的载流子积蓄用埋入氧化膜201（参照图10）的工序，而在主体区107与漂移区109的界面处，采用未到达埋入氧化膜200的沟槽型的栅结构。以下，虽然对发明的第一实施方式所涉及的横向型半导体装置10的制造方法进行了说明，但特别对这些上文所述的特征进行说明。
对于横向型半导体装置而言，首先，如图4的工序1所示，使用SOI（Silicon On Insulator）晶片。另外，支承基板100例如含有p型的杂质。此外，该支承基板100的电阻率优选为可确保机械强度的值，例如，优选为约1～100mΩ·cm。埋入氧化膜200优选为，使用氧化硅等介电常数较小的材料来形成。另外，层叠方向（纵方向）上的厚度为，在耐压为700V左右时设为约3.0μm～5.0μm，在耐压为2000V左右时设为约10μm～15μm。漂移区109的厚度T2为2.0μm左右，并且被注入的杂质（磷）的浓度为1e15cm-3左右。
接下来，将进入图4的工序2的说明，但如上文所述，在横向型半导体装置10的制造方法中，无需该工序2。即，具体而言，工序2为用于形成载流子积蓄用埋入氧化膜201（参照图10）的工序。
在此，对图4的工序2进行具体说明，例如，在应用了SIMOX(Separationby IMplanted Oxygen：注氧隔离)法的情况下，首先，在漂移区109的表面上涂布抗蚀层（resist），并以高能量注入氧（Ｏ2）离子（图4的工序2中的氧离子注入工序）。之后，例如，使用热氧化装置，通过在大约1100℃～1300℃下进行热处理，从而得到载流子积蓄用埋入氧化膜201（图4的工序2中的热处理工序）。
接下来，进入工序3，在漂移区109的表面部上，形成例如氧化硅的膜、即LOCOS氧化膜105。另外，从漂移区109的表面部起至该漂移区109的内部为止的、该LOCOS氧化膜105的深度T3优选为，约0.3μm～0.5μm。
进入图5的工序4的说明，在横向型半导体装置10中，形成栅电极用的沟槽TL1以及元件隔离电极用的沟槽TL2，所述栅电极用的沟槽TL1从漂移区109的表面起朝向埋入氧化膜200而未到达该埋入氧化膜200，所述元件隔离电极用的沟槽TL2贯穿LOCOS氧化膜105并到达埋入氧化膜200。
在此，对上述工序4进行具体说明。更具体而言，图5的工序4具备后文叙述的工序4-1以及工序4-2。
如图5所示，形成有LOCOS氧化膜105的区域中的硅（Si）/二氧化硅（SiO2）界面，位于具有源区（漂移区109）表面深度为T3的深度位置处。
在此，首先，对上述LOCOS氧化膜105进行蚀刻处理。更加具体而言，以从漂移区109表面起到达深度T3为止的方式对上述LOCOS氧化膜105进行蚀刻。换言之，如图5的工序4所示，以从LOCOS氧化膜105表面起朝向氧化膜200并达到深度T4为止的方式对该LOCOS氧化膜105进行蚀刻。另外，虽然省略了图示，但将该工序称为工序4-1。
而且，通过在漂移区109的表面上涂布抗蚀层，并以预先确定的间距在该抗蚀层上进行曝光、显影，从而在抗蚀层上形成开口部，之后，通过干蚀刻等而朝向埋入氧化膜200形成沟槽TL1和沟槽TL2。另外，将沟槽TL1和沟槽TL2的形成设为，同时开始且挖掘速度（挖掘速率、蚀刻速率）相同。即，沟槽TL1从漂移区109的表面起朝向埋入氧化膜200，通过例如进行蚀刻而被形成，沟槽TL2从距漂移区109的表面深度T3左右的深度位置（在上述工序4-1中进行了蚀刻的位置）起朝向埋入氧化膜200，通过例如进行蚀刻而被形成。
之后，在沟槽TL2到达了埋入氧化膜200的时间点，结束用于形成上文所述的沟槽TL1和沟槽TL2的蚀刻。另外，虽然省略了图示，但将该工序称为工序4-2。
即，在将厚度T1和深度T3设为相同的情况下，在对LOCOS氧化膜105进行了蚀刻之后，为了形成沟槽TL1和沟槽TL2，需同时以相同的速率开始进行蚀刻。而且，在沟槽TL2到达了埋入氧化膜200的时间点停止沟槽TL1以及沟槽TL2的形成。由此，由于在沟槽TL2到达了埋入氧化膜200的时间点，将会形成未到达埋入氧化膜200（留出了栅部活性层N-厚度T1）的沟槽TL1，因此能够同时形成沟槽TL1和沟槽TL2。
另外，上述工序4-1相当于技术方案6所述的蚀刻工序的一个示例，上述工序4-2相当于技术方案6所述的沟槽形成工序的一个示例。
接下来，在工序5中通过一般的离子注入法而形成各种扩散层（浓度梯度扩散层110、缓冲区111）。另外，浓度梯度扩散层110中的杂质浓度例如具有八个等级的浓度分布。
接下来，在工序6中，具体而言，例如，通过实施热氧化处理等而形成栅氧化膜103。此外，在该工序6中，不仅实施对栅电极用的沟槽TL1的侧壁的氧化，也兼带实施对元件隔离电极用的沟槽TL2的侧壁的氧化。另外，元件隔离电极用的沟槽TL2的侧壁的氧化膜的厚度为，栅电极用的沟槽TL1的侧壁的氧化膜的厚度。因此，虽然在元件隔离中需要高耐压的情况下，能够通过准备多条沟槽而实现元件隔离，但由于在横向型半导体装置10中，元件隔离电极用的沟槽TL2被形成在主体区107中，并且该主体区107为低电位，因此通过一条沟槽足以实现元件隔离。
接下来，在工序7中，例如，通过CVD（Chemical Vapor Deposition：化学气相沉积）法等，使硅（Si）单晶在该各个沟槽内堆积并生长，以使沟槽TL1以及沟槽TL2的埋入性良好。由此，在该各个沟槽的每一个中将被同时埋入硅（Si）单晶。
进入图6的工序8的说明，对在上述工序7中所堆积的硅（Si）单晶进行图案形成之后进行蚀刻。由此，形成了多晶硅栅电极104以及多晶硅沟槽电极112。
而且，在工序9中，通过离子注入而形成体接触区101、发射区（发射N+扩散层）102、集电区（集电P+扩散层）106。
另外，虽然省略了说明，但在上文所说明的工序9之后，通过配线工序等，而制造出第一实施方式所涉及的横向型半导体装置10。
如此，在横向型半导体装置10中，由于与现有的横向型半导体装置相比，无需形成载流子积蓄用埋入氧化膜201的工序，因此能够通过简单的方法来制造所述横向型半导体装置，从而能够削减制造成本。
具体而言，现有的横向型半导体装置中，在P型体层107以及N型漂移层109a、109b之中，使被配置在P型体层107侧的下方的埋入氧化膜200的厚度，厚于被配置在N型漂移层109a、109b的剩余的区域的下方的埋入氧化膜200的厚度（载流子积蓄用埋入氧化膜201）。由此，由于与N型漂移层区109b相比，N型漂移层区109a中脱离至P型体层107的空穴将减少，因此降低了通态电阻（参照图10）。
另一方面，横向型半导体装置10中，通过沟槽TL1而使空穴从漂移区109脱离至主体区107的路径变窄，从而积蓄了空穴，由此降低了通态电阻（参照图1）。
即，在横向型半导体装置中，与形成载流子积蓄用埋入氧化膜201的工序相比，形成沟槽的工序更为廉价，由于本实施方式所涉及的横向型半导体装置10无需形成载流子积蓄用埋入氧化膜201的工序，因此能够削减制造成本，并且与现有的横向型半导体装置相比，能够通过较为简单的方法来降低通态电阻。
第二实施方式
接下来，对本发明的第二实施方式所涉及的横向型半导体装置20进行说明。
另外，关于以下的第二实施方式所涉及的横向型半导体装置20，仅对其与上文所述的第一实施方式所涉及的横向型半导体装置10的不同点进行说明。
图7为图示了表示第二实施方式所涉及的横向型半导体装置20的结构的主要部分剖视图的一个示例的图。
如图7所示，在第二实施方式所涉及的横向型半导体装置20中，与上文所述的第一实施方式所涉及的横向型半导体装置10的不同点为，发射区（有时也称为发射极N+扩散层）102朝向埋入氧化膜200而被形成至更深的深部这一点。更具体而言，从埋入氧化膜200表面起至上述发射区102为止的距离被形成为，小于从沟槽TL1的底部起至埋入氧化膜200为止的距离（厚度T1）。
由此，在第二实施方式所涉及的横向型半导体装置20中，能够设置仅与图3中所示的Lch2对应的沟道，从而相对于上文所述的第一实施方式所涉及的横向型半导体装置10，能够缩短沟道长度。其结果为，与第一实施方式所涉及的横向型半导体装置10相比，能够将更多的电子电流注入到漂移区109中，由此与现有的横向型半导体装置相比自是不言而喻的，即便与第一实施方式所涉及的横向型半导体装置10相比，也能够改善权衡特性（详细内容将在后文叙述）。
另外，上文所述的发射区102为，例如，能够通过对图6所示的第一实施方式所涉及的横向型半导体装置10的制造方法的工序9中的、发射区102的（该发射区102与沟槽TL1相交错这样的）图案形成进行变更而得到。
第三实施方式
接下来，对本发明的第三实施方式所涉及的横向型半导体装置30进行说明。
另外，关于以下的第三实施方式所涉及的横向型半导体装置30，仅对其与上文所述的第一实施方式所涉及的横向型半导体装置10的不同点进行说明。
图8为图示了表示第三实施方式所涉及的横向型半导体装置30的结构的主要部分剖视图的一个示例的图。
如图8所示，在第三实施方式所涉及的横向型半导体装置30中，与上述的第一实施方式所涉及的横向型半导体装置10的不同点为，在该第一实施方式所涉及的横向型半导体装置10的结构中追加了载流子积蓄层区（载流子积蓄用N层）114这一点。
由此，与第一实施方式所涉及的横向型半导体装置10相比，空穴不易从漂移区109脱离至主体区107，从而提高了载流子积蓄效果。其结果为，与上文所述的第二实施方式所涉及的横向型半导体装置20相比，能够进一步改善权衡特性（详细内容将在后文叙述）。
此外，对于上文所述的载流子积蓄层区114而言，例如，只需在图5所示的第一实施方式所涉及的横向型半导体装置10的制造方法的工序5中，实施用于形成载流子积蓄层区114的离子注入即可。另外，在形成载流子积蓄层区114的情况下，优选为，该载流子积蓄层区114的杂质浓度为高浓度、且宽度较广。具体而言，例如，在需要700V左右的击穿耐压的情况下，优选为，宽度为约1.0μm，杂质浓度为1～3e17cm-3左右。
接下来，将上文所述的第一至第三实施方式中的每一个实施方式所涉及的横向型半导体装置、和现有的横向型半导体装置的权衡特性图示在图9中并进行比较。
图9为表示各个实施方式所涉及的横向型半导体装置以及现有的横向型半导体装置的集电极-发射极间饱和电压（VCEsat）与断开开关时间（tf）特性的图。在图9中，横轴用任意单位（Arbitrary Unit：A.U）来表示VCEsat,纵轴用任意单位来表示tf。各个实施方式所涉及的横向型半导体装置的权衡特性分别用实线来表示，现有的横向型半导体装置的权衡特性用虚线来表示。
首先，如图9所示，可知第一实施方式所涉及的横向型半导体装置10与现有的横向型半导体装置相比，tf和VCEsat之间的权衡特性被大幅地改善。此外，还可知第二实施方式所涉及的横向型半导体装置20与第一实施方式所涉及的横向型半导体装置10相比，tf和VCEsat之间的权衡特性得到了改善。而且，还可知第三实施方式所涉及的横向型半导体装置30与第二实施方式所涉及的横向型半导体装置20相比，tf和VCEsat之间的权衡特性得到了改善。
在上述实施方式中所说明的方式仅表示具体示例，并非对本发明的技术范围进行任何限定。因此，可以在发挥本申请的效果的范围内，采用任意的结构。
产业上的可利用性
本发明所涉及的横向型半导体装置及其制造方法，能够作为可通过简易的方法而进一步降低通态电阻的横向型绝缘栅双极性晶体管等而利用。
符号说明
10…第一实施方式所涉及的横向型半导体装置；
20…第二实施方式所涉及的横向型半导体装置；
30…第三实施方式所涉及的横向型半导体装置；
100…单晶硅支承基板；
101…体接触区（体P+扩散层）；
102…发射区（发射N+扩散层）；
103…栅氧化膜；
104…多晶硅栅电极；
105…LOCOS氧化膜；
106…集电区（集电P+扩散层）；
107…主体区（体P+扩散层）；
109…N型漂移层；
109a…N型漂移层区1；
109b…N型漂移层区2；
110…浓度梯度扩散层；
111…缓冲区（缓冲N扩散层）；
112…多晶硅沟槽电极；
200…埋入氧化膜；
300…单晶的半导体层。

Claims (6)

1.一种横向型半导体装置，其被构成在绝缘体上硅（SOI）基板上，其特征在于，
在埋入氧化膜（200）上具备半导体层，所述半导体层包括体区（107）、和与该体区（107）的侧面相接的漂移区（109），
所述横向型半导体装置在所述体区（107）与所述漂移区（109）的界面处具有第一沟槽，所述第一沟槽朝向所述埋入氧化膜（200）而未到达该埋入氧化膜（200）。
2.如权利要求1所述的横向型半导体装置，其特征在于，
从所述第一沟槽的底部起至所述埋入氧化膜（200）为止的距离的值，小于所述漂移区（109）的厚度的值，所述漂移区（109）的厚度的值是用从所述埋入氧化膜（200）表面起至该漂移区（109）表面为止的距离的值来表示的。
3.如权利要求2所述的横向型半导体装置，其特征在于，
在所述体区（107）内，以与所述沟槽的侧面相接的方式而形成有发射区（102），所述发射区（102）未到达埋入氧化膜（200），
从所述埋入氧化膜（200）表面起至所述发射区（102）为止的距离，小于从所述第一沟槽的底部起至所述埋入氧化膜（200）为止的距离的值。
4.如权利要求2所述的横向型半导体装置，其特征在于，
在所述漂移区（109）内形成有载流子积蓄层区（114），所述载流子积蓄层区（114）与所述第一沟槽的底部以及所述体区（107）的侧面相接，
所述载流子积蓄层区（114）的杂质浓度高于所述漂移区（109）的杂质浓度。
5.如权利要求1所述的横向型半导体装置，其特征在于，
还具有第二沟槽，所述第二沟槽贯穿硅的局部氧化（LOCOS）氧化膜（105）并到达所述埋入氧化膜（200），所述LOCOS氧化膜（105）通过从所述半导体层的表面起以预定的厚度突出以及掩埋的方式而形成，
所述第一沟槽从所述半导体层中未形成有所述LOCOS氧化膜（105）的位置起形成。
6.一种横向型半导体装置的制造方法，所述横向型半导体装置被构成在SOI基板上，其中，
所述横向型半导体装置具备半导体层，所述半导体层包括埋入氧化膜（200）和漂移区（109），
所述制造方法包括：
将LOCOS氧化膜（105）蚀刻至预先确定的深度为止的蚀刻工序，所述LOCOS氧化膜（105）通过从所述半导体层的表面起以预定的厚度突出以及掩埋的方式而形成；
以相同的挖掘速度同时形成第一沟槽和第二沟槽，并在所述第二沟槽到达了所述埋入氧化膜（200）的时间点停止所述第一沟槽以及所述第二沟槽的形成的沟槽形成工序，其中，所述第一沟槽从所述漂移区（109）朝向所述埋入氧化膜（200）而形成，所述第二沟槽从在所述蚀刻工序中被实施了蚀刻的位置起朝向所述埋入氧化膜（200）而形成。
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