JP2012054346A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2012054346A
JP2012054346A JP2010194627A JP2010194627A JP2012054346A JP 2012054346 A JP2012054346 A JP 2012054346A JP 2010194627 A JP2010194627 A JP 2010194627A JP 2010194627 A JP2010194627 A JP 2010194627A JP 2012054346 A JP2012054346 A JP 2012054346A
Authority
JP
Japan
Prior art keywords
wiring
region
conductivity type
semiconductor device
trench isolation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010194627A
Other languages
English (en)
Other versions
JP5636827B2 (ja
Inventor
Hiroki Sone
曽根　　弘樹
Mitsutaka Katada
満孝 堅田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2010194627A priority Critical patent/JP5636827B2/ja
Publication of JP2012054346A publication Critical patent/JP2012054346A/ja
Application granted granted Critical
Publication of JP5636827B2 publication Critical patent/JP5636827B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】裏面に対する各種プロセスを必要としない簡素な構造の半導体装置を提供する。
【解決手段】活性層２に対して埋込絶縁膜４との境界部分にｎ+型埋込領域６が形成されているＳＯＩ基板５を用いて、素子領域８と配線引出部９との間にトレンチ分離部１１を配置し、トレンチ分離部１１をｎ-型ドリフト層７と同じもしくはそれより深く、かつ、埋込絶縁膜４から離間するように形成する。このような構成とすれば、ＳＯＩ基板５に対して予め形成しておけるｎ+型埋込領域６を介して行うことができる。このため、高耐圧ＭＯＳＦＥＴ１の素子領域８と配線引出部９との電気的な接続を裏面電極などを備える必要がなく、裏面に対する各種プロセスを必要としない簡素な構造の半導体装置により、層間絶縁膜１８に大きな電位差が掛かることを抑制できる。また、電位分布が不均一になることを防止でき、高耐圧ＭＯＳＦＥＴ１の耐圧低下を抑制することも可能となる。
【選択図】図１

Description

本発明は、高耐圧トランジスタ、特にレベルシフト用の高耐圧ＭＯＳＦＥＴを備えた半導体装置に関するものである。
従来より、フォトカプラレスのレベルシフト（電力変換）回路部を実現するものとして、高耐圧ＬＤＭＯＳを備えたＨＶＩＣ（High Voltage Integrated Circuit）がある。ＨＶＩＣに備えられるレベルシフト用の高耐圧ＬＤＭＯＳでは、特異点を無くして偏り無く電流が流れるようにして耐圧を確保するために、ドレインを中心に配置し、その外周にドレインと同心円構造となるようにソースを配置した構造とされる。
しかしながら、ドレインを中心に配置してその外周と同心円状にソースを配置した場合、ドレイン配線を素子の外に引き出すために、層間絶縁膜を介してソース配線の上部を横切るようにドレイン配線を配置しなければならない。つまり、高電圧のドレイン配線が低電圧のソース配線の上を横切る構造となり、その結果、層間絶縁膜に大きな電位差が掛かることとなり、その電位差に耐えられる厚い層間絶縁膜にしなければならなかった。また、ドレイン配線の下方において電位分布が不均一になるため、素子の耐圧が低下していた。
このような問題を解決するものとして、特許文献１に、層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せる構造の半導体装置が提案されている。具体的には、高電位となるドレイン配線を素子の裏面から引き出すことにより、層間絶縁膜を挟んでドレイン配線がソース配線の上部を横切るような構造とならないようにしている。
特開２００９−１３５４２３号公報
しかしながら、ドレイン配線を素子の裏面から引き出す構造とするため、裏面に対する各種プロセス、すなわち基板裏面への不純物層の注入工程や不純物層に電気的に接続される裏面電極の形成工程、更には裏面電極などを覆う保護膜の形成工程等が必要になる。このため、半導体装置の構造が複雑で、製造工程の増大を招くという問題がある。
本発明は上記点に鑑みて、裏面に対する各種プロセスを必要としない簡素な構造の半導体装置を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、ＳＯＩ基板（５）における活性層（２）のうち埋込絶縁膜（４）との界面には第１導電型の埋込領域（６）が備えられ、高耐圧トランジスタ（１）は、活性層（２）に含まれた第１導電型層（７）を有し、該第１導電型層（７）に互いにトレンチ分離部（１１）にて分離された素子領域（８）と配線引出部（９）とを備えた構成とされ、素子領域（８）は、第１導電型層（７）の表面側に第１配線（１９）を備えていると共に、活性層（２）に備えられた埋込領域（６）との間において、第１導電型層（７）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、配線引出部（９）は、第１導電型層（７）の表面側に形成された第２配線（２２）を有し、トレンチ分離部（１１）が第１導電型層（７）と同じもしくはそれより深くかつ埋込絶縁膜（４）から離間して形成されることで、埋込領域（６）を通じて素子領域（８）と電気的に接続されており、第２配線（２２）と第１導電型層（７）および埋込領域（６）を素子領域（８）に流す電流の引出し配線としていることを特徴としている。
このように、素子領域（８）と配線引出部（９）との電気的な接続を裏面電極などを備えることなく、ＳＯＩ基板（５）に対して予め形成しておける埋込領域（６）を介して行うことができる。このため、裏面に対する各種プロセスを必要としない簡素な構造の半導体装置により、層間絶縁膜（１８）に大きな電位差が掛かることを抑制できる。また、電位分布が不均一になることを防止でき、高耐圧トランジスタ（１）の耐圧低下を抑制することも可能となる。
請求項２に記載の発明では、トレンチ分離部（１１）により配線引出部（９）が囲まれていることを特徴としている。
このように、トレンチ分離部（１１）にて高電圧となる配線引出部（９）側を囲んだ構造にすれば、高耐圧トランジスタ（１）の近辺への配線引出部（９）の高電圧の影響が少なくできる。
請求項３に記載の発明では、素子領域（８）における第１導電型層（７）のうち配線引出部（９）側において、トレンチ分離部（１１）に沿って第１導電型層（７）の表面から形成された第２導電型電界緩和層（３０）が備えられていることを特徴としている。
このように、第２導電型電界緩和層（３０）を設けておくことで、素子領域（８）の外縁部に電位分布が入り込み難くなり、この箇所での電界集中を緩和することが可能となる。例えば、シリコン部やトレンチ分離部（１１）の耐圧設計を電界集中に耐えられる設計とするが、シリコン部で耐圧を見込むには素子領域（８）の拡大が必要になる場合がある。このような場合に第２導電型電界緩和層（３０）を設ければ、シリコン部での電界集中を緩和できるため、素子領域（８）を拡大しなくても電界集中を緩和することが可能となり、より素子の耐量を向上させることが可能となる。
請求項４に記載の発明では、素子領域（８）における第１導電型層（７）のうち配線引出部（９）側において、当該第１導電型層（７）よりも高不純物濃度とされ、トレンチ分離部（１１）に沿って第１導電型層（７）の表面から形成された第１導電型電界緩和層（４０）が備えられていることを特徴としている。
このように、第１導電型電界緩和層（４０）を設けておくことで、素子領域（８）の外縁部に電位分布が入り込み易くなり、トレンチ分離部（１１）の電界負担を緩和することが可能となる。例えば、シリコン部やトレンチ分離部（１１）の耐圧設計を電界集中に耐えられる設計とするが、トレンチ分離部（１１）の耐圧が不十分な場合には、シリコン部で耐圧を持たせ、トレンチ分離部（１１）での電界集中を緩和させることがある。このような場合に第１導電型電界緩和層（４０）を設ければ、トレンチ分離部（１１）での電界集中を緩和できるため、例えばトレンチ分離部（１１）をあまり厚くできないような場合でも、トレンチ分離部（１１）の絶縁破壊を抑制することが可能となる。
請求項５に記載の発明では、トレンチ分離部（１１）は、配線引出部（９）を中心として同心状に配置された多重トレンチ構造とされていることを特徴としている。
このように、複数本のトレンチ分離部（１１）によって素子領域（８）と配線引出部（９）との間を分離することにより、基板横方向における耐圧をより高めることが可能となる。
請求項６に記載の発明では、活性層（２）のうち多重トレンチ構造を構成するトレンチ分離部（１１）の間に配置された部分には第２導電型領域（５０）が備えられており、第１配線と第２導電型領域（５０）との間および第２配線と第２導電型領域（５０）との間が抵抗（５２）を介して接続されていることを特徴としている。
このような構造とすれば、第２配線（２２）と第１配線（１９）との間に発生する電位差を各第２導電型領域（５０）に分配することができる。これにより、基板横方向での電界分布をより均等化することが可能となり、より耐圧を高めることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。 図１に示す半導体装置の上面レイアウトを示した模式図である。 本発明の第２実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。 本発明の第３実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。 本発明の第４実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。 図５に示す半導体装置の上面レイアウトを示した模式図である。 本発明の第５実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップのレベルシフト素子の断面図であり、図２は、図１に示す半導体装置の上面レイアウトを示した模式図である。図１は、図２のＡ−Ａ’断面に相当している。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
本実施形態の半導体装置は、図示しないが、０Ｖ基準回路を構成する低電圧（以下、ＬＶ（Low Voltage）という）回路島と、例えば６００〜１２００Ｖ基準回路を構成する高電圧（以下、ＨＶ（High Voltage）という）回路島とを有した構成とされ、ＩＧＢＴの駆動等に用いられる。図１に示すレベルシフト素子は、半導体装置のＬＶ回路島とＨＶ回路島との間のレベルシフトを行う高耐圧ＭＯＳＦＥＴ１であり、この高耐圧ＭＯＳＦＥＴ１が例えば図２に示すようにＬＶ回路島とＨＶ回路島の境界位置に配置されている。ＬＶ回路島やＨＶ回路島のうち高耐圧ＭＯＳＦＥＴ１以外の領域には、図示しないが、ＩＧＢＴの駆動を制御するためのパワーＭＯＳＦＥＴやバイポーラトランジスタおよびＣＭＯＳなどが備えられた周知の駆動回路部が設けられている。
図１に示すように、半導体装置が形成されたチップのうち紙面上方側の面を表面、紙面下方の面を裏面とすると、半導体装置は、表面側をシリコン層にて構成された活性層２、裏面側を支持基板３として、これら活性層２および支持基板３を埋込絶縁膜４にて接合したＳＯＩ（Silicon on insulator）基板５を用いて形成されている。活性層２は、埋込絶縁膜４との境界部に形成された高不純物濃度とされたｎ+型埋込領域６と、ｎ+型埋込領域６よりも低不純物濃度とされた第１導電型層に相当するｎ-型ドリフト層７とを有した構成とされている。そして、ｎ-型ドリフト層７に対して高耐圧ＭＯＳＦＥＴ１を構成する各部が形成されている。
活性層２には、高耐圧ＭＯＳＦＥＴ１が形成された素子領域８に加えて配線引出部９を囲むようにトレンチ分離部１０が形成されている。このトレンチ分離部１０は、活性層２の表裏、つまりｎ-型ドリフト層７およびｎ+型埋込領域６を貫通するように備えられ、このトレンチ分離部１０によってレベルシフト素子である高耐圧ＭＯＳＦＥＴ１がＬＶ回路島およびＨＶ回路島から素子分離されている。
また、活性層２には、トレンチ分離部１０の内側において配線引出部９を囲むようにトレンチ分離部１１が形成されている。このトレンチ分離部１１は、上記したトレンチ分離部１０よりも浅く形成されており、ｎ-型ドリフト層７と同じもしくはそれより深く形成されている。具体的には、トレンチ分離部１１は、ｎ-型ドリフト層７とｎ+型埋込領域６の境界と同等ないしそれ以上の深さとされまで形成され、かつ、埋込絶縁膜４から所定距離離間した構造とされている。このため、トレンチ分離部１１の下方において、トレンチ分離部１１と埋込絶縁膜４との間には所定厚さ分のｎ+型埋込領域６が残され、この部分を通じて高耐圧ＭＯＳＦＥＴ１が形成された素子領域８と配線引出部９とが電気的に接続された状態となっている。
なお、各トレンチ分離部１０、１１は、例えば、活性層２に対してトレンチ内を熱酸化膜およびＰｏｌｙ−Ｓｉにて埋め込んだ周知の素子分離構造とされている。
高耐圧ＭＯＳＦＥＴ１が構成される素子領域８には、ｎ-型ドリフト層７の表層部にｐ型チャネル領域１２が形成されていると共に、このｐ型チャネル領域１２内にｎ-型ドリフト層７よりもｎ型不純物濃度が高濃度とされた第１導電型の半導体領域に相当するｎ+型ソース領域１３およびｐ型チャネル領域１２よりもｐ型不純物濃度が高濃度とされたｐ+型コンタクト領域１４が形成されている。
ｎ-型ドリフト層７の表面には、ｐ型チャネル領域１２やｎ+型ソース領域１３およびｐ+型コンタクト領域１４を露出させる開口部が形成されたＬＯＣＯＳ酸化膜１５が形成されることで素子分離が為されている。また、露出したｐ型チャネル領域１２の表面、つまりｐ型チャネル領域１２のうちｎ-型ドリフト層７とｎ+型ソース領域１３との間に挟まれた領域の表面にゲート絶縁膜１６を介してゲート電極１７が形成されている。さらに、ｎ-型ドリフト層７の表面側において、ゲート電極１７やゲート絶縁膜１６およびＬＯＣＯＳ酸化膜１５を覆うように層間絶縁膜１８が形成されている。そして、この層間絶縁膜１８に形成されたコンタクトホールを通じてｎ+型ソース領域１３およびｐ+型コンタクト領域１４にオーミック接触するようにアルミニウム等により構成されたソース配線１９が形成されている。このソース配線１９は、層間絶縁膜１８の表面上において配線引出部９と反対側であるＬＶ回路島側、つまりＨＶ回路島から離れる方向に向かって延設されている。
一方、高耐圧ＭＯＳＦＥＴ１の配線引出部９には、ｎ-型ドリフト層７の表層部に形成されたｎウェル領域２０およびｎウェル領域２０の表層部に形成されたｎ+型コンタクト領域２１が形成されている。また、配線引出部９にも層間絶縁膜１８が成膜されており、この層間絶縁膜１８に形成されたコンタクトホールを通じてｎ+型コンタクト領域２１とオーミック接触するようにアルミニウム等により構成されたドレイン配線２２が形成されている。このドレイン配線２２は、層間絶縁膜１８の表面上においてソース配線１９と反対方向となるＨＶ回路島側、つまりＬＶ回路島から離れる方向に向かって延設されている。
そして、図示しないが、高耐圧ＭＯＳＦＥＴ１を含めたＬＶ回路島およびＨＶ回路島などチップ全域を覆うように、必要に応じて層間絶縁膜や他の配線層（図示せず）等が成膜され、さらにこの上面保護膜などで覆われることにより、本実施形態にかかる半導体装置が構成されている。
このように構成された本実施形態の半導体装置では、ゲート電極１７に所望の電位が掛けられると、ゲート絶縁膜１６の直下のｐ型チャネル領域１２の表層部にチャネルが形成される。そして、ｎ+型ソース領域１３、ｐ型チャネル領域１２のチャネル、素子領域８のｎ-型ドリフト層７、ｎ+型埋込領域６、配線引出部９のｎ-型ドリフト層７、ｎウェル領域２０およびｎ+型コンタクト領域２１を通じて、ソース配線１９とドレイン配線２２との間に電流が流される。このとき、ＩＧＢＴの駆動状態に応じて各部の電位が変化し、例えばソース配線１９が０Ｖ、ドレイン配線２２が６００〜１２００Ｖとされ、ソース配線１９とドレイン配線２２との間に大きな電位差が発生することになる。
しかしながら、本実施形態の高耐圧ＭＯＳＦＥＴ１では、素子領域８に形成された高耐圧ＭＯＳＦＥＴ１に対して電流が縦方向（基板厚み方向）に流され、さらにその電流が素子領域８と配線引出部９との間を電気的に接続するｎ+型埋込領域６を通じて配線引出部９に流される。すなわち、ｎ+型埋込領域６を通じて電流が流れるようにすることにより、ドレイン配線２２を素子領域８の外に引き出した構造とし、配線引出部９およびドレイン配線２２にて引き出し配線を構成している。
このため、ドレイン配線２２がソース配線１９の上部を横切るような配置にならない。したがって、ドレイン配線２２とソース配線１９の間に層間絶縁膜１８が挟まれることはなく、ドレイン配線２２とソース配線１９との電位差によって層間絶縁膜１８が絶縁破壊されることもない。
さらに、このようにソース配線１９とｎ+型埋込領域６との間に縦方向に電流が流れる構成とされていることから、電界集中によるＬＯＣＯＳ酸化膜１５や層間絶縁膜１８の絶縁破壊を防ぐことが可能となり、より高耐圧な半導体装置とすることが可能となる。すなわち、素子領域８内での電位分布は、ｎ-型ドリフト層７の表面とほぼ平行になり、偏りない分布になる。このため、電界集中が生じず、半導体装置をより高耐圧にすることが可能となる。
仮に、トレンチ分離部１１の深さがｎ-型ドリフト層７よりも浅く、ｎ+型埋込領域６に達していないと、素子領域８内のｎ-型ドリフト層７内において表面とほぼ平行な電位分布にならず、トレンチ分離部１１の下方に残ったｎ-型ドリフト層７を通じて配線引出部９側にも電位分布が形成される可能性がある。このような状態になると、高耐圧ＭＯＳＦＥＴ１の耐圧が縦方向の電位分布で決まらなくなってしまう。このため、本実施形態のように、トレンチ分離部１１の深さがｎ-型ドリフト層７と同じもしくはそれより深く、ｎ+型埋込領域６に達した構造となるようにすると好ましい。
以上のように構成された本実施形態の半導体装置では、高耐圧ＭＯＳＦＥＴ１の素子領域８と配線引出部９との電気的な接続を裏面電極などを備えることなく、ＳＯＩ基板５に対して予め形成しておけるｎ+型埋込領域６を介して行うことができる。このため、裏面に対する各種プロセスを必要としない簡素な構造の半導体装置により、層間絶縁膜１８に大きな電位差が掛かることを抑制できる。また、電位分布が不均一になることを防止でき、高耐圧ＭＯＳＦＥＴ１の耐圧低下を抑制することも可能となる。
なお、このような構造の半導体装置は、ＳＯＩ基板５を用いること、および、ＳＯＩ基板５を形成する際に予め活性層２のうち埋込絶縁膜４との境界部分となる表面にｎ+型埋込領域６を形成しておくこと、および、トレンチ分離部１１を形成すること以外については、基本的には特許文献１に示した構造の半導体装置のうちの裏面に対する各種プロセスを除いた工程を用いて製造することができる。トレンチ分離部１１の形成工程については、トレンチ分離部１０と別工程としてトレンチ分離部１１を形成するためのトレンチを形成するようにしても良いし、トレンチ分離部１０を形成するためのトレンチよりもトレンチ分離部１１を形成するためのトレンチの幅を狭くすることで、これらを同時に形成しつつエッチングレートに差を生じさせてトレンチ深さを異ならせるようにしても良い。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して素子領域８内のシリコン部（具体的にはｎ-型ドリフト層７）での電界負担を緩和させる構造を採用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図３は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。この図に示すように、素子領域８におけるｎ-型ドリフト層７のうち配線引出部９側の部位、具体的にはｎ-型ドリフト層７の表面からトレンチ分離部１１に沿ってｐ+型電界緩和層３０が形成されている。すなわち、素子領域８と配線引出部９とを分離しているトレンチ分離部１１の素子領域８側の側面に、ｐ+型電界緩和層３０が形成されている。ｐ+型電界緩和層３０の深さについては任意に設定できるが、本実施形態ではトレンチ分離部１１の途中、つまりｎ+型埋込領域６に達しない程度の深さとされている。
上述したように、素子領域８におけるｎ-型ドリフト層７内では、当該ｎ-型ドリフト層７の表面とほぼ平行になり、偏りない分布になるが、素子領域８の外縁部で電位分布が終端し、その部分で電界集中が発生し易くなる。このため、本実施形態のようにｐ+型電界緩和層３０を設けておくことで、素子領域８の外縁部に電位分布が入り込み難くなり、この箇所での電界集中を緩和することが可能となる。
例えば、シリコン部やトレンチ分離部１１の耐圧設計を電界集中に耐えられる設計とするが、シリコン部で耐圧を見込むには素子領域８の拡大が必要になる場合がある。このような場合に本実施形態のようにｐ+型電界緩和層３０を設ければ、シリコン部での電界集中を緩和できるため、素子領域８を拡大しなくても電界集中を緩和することが可能となり、より素子の耐量を向上させることが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して素子領域８と配線引出部９との間の絶縁構造（具体的にはトレンチ分離部１１）での電界負担を緩和させる構造を採用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図４は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。この図に示すように、素子領域８におけるｎ-型ドリフト層７のうち配線引出部９側の部位、具体的にはｎ-型ドリフト層７の表面からトレンチ分離部１１に沿ってｎ+型電界緩和層４０が形成されている。すなわち、素子領域８と配線引出部９とを分離しているトレンチ分離部１１の素子領域８側の側面に、ｎ+型電界緩和層４０が形成されている。ｎ+型電界緩和層４０の深さについては任意に設定できるが、本実施形態ではトレンチ分離部１１の途中、つまりｎ+型埋込領域６に達しない程度の深さとされている。
上述したように、素子領域８におけるｎ-型ドリフト層７内では、当該ｎ-型ドリフト層７の表面とほぼ平行になり、偏りない分布になるが、素子領域８の外縁部で電位分布が終端し、その部分で電界集中が発生し易くなる。このため、本実施形態のように、ｎ+型電界緩和層４０を設けておくことで、素子領域８の外縁部に電位分布が入り込み易くなり、トレンチ分離部１１の電界負担を緩和することが可能となる。
例えば、シリコン部やトレンチ分離部１１の耐圧設計を電界集中に耐えられる設計とするが、トレンチ分離部１１の耐圧が不十分な場合には、シリコン部で耐圧を持たせ、トレンチ分離部１１での電界集中を緩和させることがある。このような場合に本実施形態のようにｎ+型電界緩和層４０を設ければ、トレンチ分離部１１での電界集中を緩和できるため、例えばトレンチ分離部１１をあまり厚くできないような場合でも、トレンチ分離部１１の絶縁破壊を抑制することが可能となる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ分離部１１を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図５は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。また、図６は、図５に示す半導体装置の上面レイアウトを示した模式図である。図５は、図６のＢ−Ｂ’断面に相当している。
この図に示すように、トレンチ分離部１１が配線引出部９を中心として同心状に多重に配置された多重トレンチ構造であっても構わない。このように、複数本のトレンチ分離部１１によって素子領域８と配線引出部９との間を分離することにより、基板横方向における耐圧をより高めることが可能となる。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態のようにトレンチ分離部１１を多重トレンチ構造としつつ、電界分布の均等化を図ったものであり、その他に関しては第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。
図７は、本実施形態にかかる高耐圧ＭＯＳＦＥＴを有する半導体装置が形成されたチップの断面図である。
この図に示すように、トレンチ分離部１１を多重トレンチ構造としつつ、各トレンチ分離部１１の間に配置されたｎ-型ドリフト層７にｐ型領域５０を備えた構造としている。また、ＳＯＩ基板５の表面に形成されたＬＯＣＯＳ酸化膜１５をｐ型領域５０の表面に位置する部分において開口させ、この開口させられた部分に配線部５１が配置されることでｐ型領域５０に対して電気的に接続させられている。そして、ソース配線１９と配線部５１との間や各配線部５１の間および配線部５１とドレイン配線２２との間が抵抗５２を介して電気的に接続されている。
具体的には、ｐ型領域５０のうち最も素子領域８側に位置するｐ型領域５０ａに対して接続された配線部５１ａとソース配線１９との間は、第１抵抗５２ａを介して接続されている。また、配線部５１ａとｐ型領域５０のうち最も配線引出部９側に位置するｐ型領域５０ｂに対して接続された配線部５１ｂとの間は、第２抵抗５２ｂを介して接続されている。そして、配線部５１ｂとドレイン配線２２との間は、第３抵抗５２ｃを介して接続されている。各抵抗５２ａ〜５２ｃは、例えばソース配線１９からドレイン配線２２までの距離に応じた抵抗値とされた高抵抗とされており、ドレイン配線２２とソース配線１９との間に発生する電位差がこれらの間の距離に応じて偏り無く減少していくように設定されている。
このような構造とすれば、ドレイン配線２２とソース配線１９との間に発生する電位差を各ｐ型領域５０に分配することができる。これにより、基板横方向での電界分布をより均等化することが可能となり、より耐圧を高めることが可能となる。
（他の実施形態）
上記各実施形態では、配線引出部９の周囲をトレンチ分離部１１が囲むような構造としたが、素子領域８と配線引出部９とを囲むトレンチ分離部１０内において、素子領域８と配線引出部９との間にトレンチ分離部１１が配置される構造であれば良い。例えば、素子領域８がトレンチ分離部１１にて囲まれるような構造であっても構わない。ただし、高耐圧ＭＯＳＦＥＴ１の近辺への配線引出部９の高電圧の影響が少なくできるように、トレンチ分離部１１にて高電圧となる配線引出部９側を囲んだ構造にするのが好ましい。
また、上記第５実施形態では、多重トレンチ構造を構成するトレンチ分離部１１を３本形成した場合を例に挙げ、ｐ型領域５０が２つ備えられている場合について説明したが、トレンチ分離部１１を２本としても良いし、４本以上としても良い。トレンチ分離部１１を２本にする場合には、ｐ型領域５０は１つとなり、ｐ型領域５０とソース配線１９との間やｐ型領域５０とドレイン配線２２との間が抵抗５２を介して接続される構造とすれば、上記第５実施形態に示した効果を得ることができる。
また、上記各実施形態では第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプの高耐圧ＭＯＳＦＥＴ１を例に挙げて説明しているが、第１導電型をｐ型、第２導電型をｎ型とするｐチャネルタイプの高耐圧ＭＯＳＦＥＴとしても構わない。
また、上記各実施形態では、レベルシフト用のトランジスタとして高耐圧ＭＯＳＦＥＴ１を例に挙げたが、電流が縦方向に、つまりｎ-型ドリフト層７の表裏面を貫通するように流れる縦型ＭＯＳＦＥＴであれば何でも良く、プレーナ型ＭＯＳＦＥＴ（例えば、特開平１１−２３８７４２号公報参照）、トレンチゲート構造のＭＯＳＦＥＴ（例えば、特開２００４−２６６１４０号公報参照）、コンケーブ構造のＭＯＳＦＥＴ（例えば、特開平０９−２９３８６１号公報参照）であっても構わない。勿論、これらの場合にも、ｎチャネルタイプとｐチャネルタイプいずれであっても構わない。
さらに、ここでは高耐圧トランジスタの一例として、レベルシフト用の高耐圧ＭＯＳＦＥＴを例に挙げて説明したが、他の高耐圧トランジスタ、例えばＩＧＢＴやバイポーラトランジスタに関しても上記と同様の構造を採用することができる。また、レベルシフト用に限らず、高耐圧トランジスタに関しても、上記と同様の構造を採用することができる。なお、上記各実施形態では、第１配線がソース配線、第２配線がドレイン配線となるような場合について説明したが、ＩＧＢＴやバイポーラトランジスタの場合には、第１配線がエミッタ配線、第２配線がコレクタ配線となる。
１ 高耐圧トランジスタ
２ 活性層
４ 埋込絶縁膜
５ ＳＯＩ基板
６ ｎ+型埋込領域
７ ｎ-型ドリフト層
８ 素子領域
９ 配線引出部
１１ トレンチ分離部
１８ 層間絶縁膜
１９ ソース配線
２２ ドレイン配線
３０ ｐ+型電界緩和層
４０ ｎ+型電界緩和層
５０ ｐ型領域
５１ 配線部
５２ 抵抗

Claims (6)

  1. シリコンからなる活性層（２）と支持基板（３）とが埋込絶縁膜（４）を介して接合されたＳＯＩ基板（５）を用いて形成され、前記活性層（２）に対して高耐圧トランジスタ（１）が形成された半導体装置であって、
    前記ＳＯＩ基板（５）における前記活性層（２）のうち前記埋込絶縁膜（４）との界面には第１導電型の埋込領域（６）が備えられ、
    前記高耐圧トランジスタ（１）は、前記活性層（２）に含まれた第１導電型層（７）を有し、該第１導電型層（７）に互いにトレンチ分離部（１１）にて分離された素子領域（８）と配線引出部（９）とを備えた構成とされ、
    前記素子領域（８）は、前記第１導電型層（７）の表面側に第１配線（１９）を備えていると共に、前記活性層（２）に備えられた前記埋込領域（６）との間において、前記第１導電型層（７）の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
    前記配線引出部（９）は、前記第１導電型層（７）の表面側に形成された第２配線（２２）を有し、前記トレンチ分離部（１１）が前記第１導電型層（７）と同じもしくはそれより深くかつ前記埋込絶縁膜（４）から離間して形成されることで、前記埋込領域（６）を通じて前記素子領域（８）と電気的に接続されており、前記第２配線（２２）と前記第１導電型層（７）および前記埋込領域（６）を前記素子領域（８）に流す電流の引出し配線としていることを特徴とする半導体装置。
  2. 前記トレンチ分離部（１１）により前記配線引出部（９）が囲まれていることを特徴とする請求項１に記載の半導体装置。
  3. 前記素子領域（８）における前記第１導電型層（７）のうち前記配線引出部（９）側において、前記トレンチ分離部（１１）に沿って前記第１導電型層（７）の表面から形成された第２導電型電界緩和層（３０）が備えられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記素子領域（８）における前記第１導電型層（７）のうち前記配線引出部（９）側において、当該第１導電型層（７）よりも高不純物濃度とされ、前記トレンチ分離部（１１）に沿って前記第１導電型層（７）の表面から形成された第１導電型電界緩和層（４０）が備えられていることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記トレンチ分離部（１１）は、前記配線引出部（９）を中心として同心状に配置された多重トレンチ構造とされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 前記活性層（２）のうち前記多重トレンチ構造を構成する前記トレンチ分離部（１１）の間に配置された部分には第２導電型領域（５０）が備えられており、
    前記第１配線と前記第２導電型領域（５０）との間および前記第２配線と前記第２導電型領域（５０）との間が抵抗（５２）を介して接続されていることを特徴とする請求項５に記載の半導体装置。
JP2010194627A 2010-08-31 2010-08-31 半導体装置 Expired - Fee Related JP5636827B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010194627A JP5636827B2 (ja) 2010-08-31 2010-08-31 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010194627A JP5636827B2 (ja) 2010-08-31 2010-08-31 半導体装置

Publications (2)

Publication Number Publication Date
JP2012054346A true JP2012054346A (ja) 2012-03-15
JP5636827B2 JP5636827B2 (ja) 2014-12-10

Family

ID=45907385

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010194627A Expired - Fee Related JP5636827B2 (ja) 2010-08-31 2010-08-31 半導体装置

Country Status (1)

Country Link
JP (1) JP5636827B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018085373A (ja) * 2016-11-21 2018-05-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN114639737A (zh) * 2022-05-17 2022-06-17 广州粤芯半导体技术有限公司 Ldmos器件及其制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04123456A (ja) * 1990-09-14 1992-04-23 Hitachi Ltd 半導体装置及びその製造方法
JPH04171765A (ja) * 1990-11-05 1992-06-18 Nissan Motor Co Ltd 半導体装置
JP2004363302A (ja) * 2003-06-04 2004-12-24 Toshiba Corp Ｍｏｓｆｅｔ
JP2006041476A (ja) * 2004-06-22 2006-02-09 Renesas Technology Corp 半導体装置およびその製造方法
JP2007027358A (ja) * 2005-07-15 2007-02-01 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2009135423A (ja) * 2007-11-09 2009-06-18 Denso Corp 半導体装置
JP2009170671A (ja) * 2008-01-16 2009-07-30 Denso Corp 半導体装置の製造方法およびそれにより製造される半導体装置
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
US20120049271A1 (en) * 2007-11-09 2012-03-01 Denso Corporation Semiconductor device with high-breakdown-voltage transistor

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04123456A (ja) * 1990-09-14 1992-04-23 Hitachi Ltd 半導体装置及びその製造方法
JPH04171765A (ja) * 1990-11-05 1992-06-18 Nissan Motor Co Ltd 半導体装置
JP2004363302A (ja) * 2003-06-04 2004-12-24 Toshiba Corp Ｍｏｓｆｅｔ
US20050012114A1 (en) * 2003-06-04 2005-01-20 Kabushiki Kaisha Toshiba Metal-oxide-semiconductor field-effect transistor
JP2006041476A (ja) * 2004-06-22 2006-02-09 Renesas Technology Corp 半導体装置およびその製造方法
US20110198726A1 (en) * 2004-06-22 2011-08-18 Renesas Electronic Corporation Semiconductor device and manufacturing method thereof
US20090256234A1 (en) * 2005-07-15 2009-10-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for producing the same
JP2007027358A (ja) * 2005-07-15 2007-02-01 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2009135423A (ja) * 2007-11-09 2009-06-18 Denso Corp 半導体装置
US20120049271A1 (en) * 2007-11-09 2012-03-01 Denso Corporation Semiconductor device with high-breakdown-voltage transistor
JP2009170671A (ja) * 2008-01-16 2009-07-30 Denso Corp 半導体装置の製造方法およびそれにより製造される半導体装置
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
US20120248499A1 (en) * 2008-11-13 2012-10-04 Mitsubishi Electric Corporation Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018085373A (ja) * 2016-11-21 2018-05-31 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN114639737A (zh) * 2022-05-17 2022-06-17 广州粤芯半导体技术有限公司 Ldmos器件及其制作方法

Also Published As

Publication number Publication date
JP5636827B2 (ja) 2014-12-10

Similar Documents

Publication Publication Date Title
US9343453B2 (en) Semiconductor device
JP5754558B2 (ja) 半導体集積回路装置
JP6591312B2 (ja) 半導体装置
JP2002353456A (ja) 半導体装置及びその製造方法
JP5762353B2 (ja) 半導体装置
JP6210913B2 (ja) 半導体装置
JP2005311075A (ja) 誘電体分離型半導体装置
JP2017045966A (ja) 半導体装置
JP2011159828A (ja) 半導体装置及び半導体装置の製造方法
JP4835773B2 (ja) 半導体装置
JP5636827B2 (ja) 半導体装置
JP5725230B2 (ja) 半導体装置
JP7147703B2 (ja) 半導体装置
JP2011238760A (ja) 半導体装置
JP6132539B2 (ja) 半導体装置
JP5672117B2 (ja) 半導体装置
JP5132481B2 (ja) 半導体集積回路装置
JP2007207862A (ja) 半導体装置
JP2004006555A (ja) 半導体装置
JP2013251468A (ja) 半導体装置および半導体装置の制御方法
JP2008270367A (ja) 半導体装置
JP2012028451A (ja) 半導体集積回路装置
JP6414861B2 (ja) 半導体装置
JP2019117883A (ja) 半導体装置およびその製造方法
JP5626534B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140422

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140924

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141007

LAPS Cancellation because of no payment of annual fees