JP6132539B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばダイオードを有する半導体装置に適用可能な技術である。
半導体装置の一つに、電力制御素子の制御信号を生成する制御回路を集積したものがある。このような半導体装置において、電力制御素子の電源電圧は、制御回路の電源電圧よりも高い。このため、電力制御用素子に制御信号を入力するために、制御回路と電力制御素子の間に、第２の制御回路を設けることがある。この第２の制御回路の電源電圧は、一般的に電力制御素子の電源電圧と同じかそれよりも低く、制御回路の電源電圧よりも高い。このため、制御回路の電源電圧とは別に第２の制御回路の電源電圧を生成する必要がある。
第２の制御回路の電源電圧を生成する回路には、高耐圧のダイオードが用いられる。例えば特許文献１には、以下の構造を有するダイオードが記載されている。まず、p型基板上にはｎ型のエピタキシャル層が形成されている。そしてｎ型のエピタキシャル層の中には、ｐ型層と、カソード電極に接続するｎ＋層が設けられている。また、ｐ型層内にはアノード電極に接続するｐ＋層が設けられている。このダイオードの耐圧は、ｎ＋層とｐ型層の間の距離によって決まる。
特開２０１２−４４６０号公報
本発明者が検討した結果、特許文献１に記載の構造では、ｐ型基板、ｎ型のエピタキシャル層、及びｐ型層によって寄生バイポーラトランジスタが形成されてしまうことがわかった。この寄生バイポーラトランジスタは、ｎ型のエピタキシャル基板の電位が上昇すると動作を開始する。このエピタキシャル基板は、ダイオードの電流が流れるため、ダイオードが動作しているときには電位が上昇する。このため、ダイオードが動作すると寄生バイポーラトランジスタも動作してしまい、その結果、基板にリークする電流が多くなってしまう。そこで、本発明者は、基板にリークする電流が少ない新たな構造の高耐圧のダイオードを検討した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態に係る半導体装置によれば、ダイオードとは別に、電位分離素子が設けられている。この電位分離素子は、ダイオードのカソードと第１回路の電源配線とを接続する。ダイオードのアノードには、第１回路の電源電位よりも低い第２電圧が印加される。電位分離素子は、第１導電型層、第２導電型低濃度領域、第１の第２導電型高濃度領域、第２の第２導電型高濃度領域、及び第１の第１導電型領域を有している。第２導電型低濃度領域は、第１導電型層上に形成されている。第１の第２導電型高濃度領域は、第２導電型低濃度領域内に位置し、ダイオードのカソードに接続している。第２の第２導電型高濃度領域は、第２導電型低濃度領域内に位置し、第１の第２導電型高濃度領域から離間して配置されており、第１回路の電源配線に接続する。第１の第１導電型領域は、第２導電型低濃度領域に形成され、底部が第１導電型層に接続しており、接地電位が印加される。そして第１の第１導電型領域は、第１の第２導電型高濃度領域の隣に位置している。
前記一実施の形態によれば、ダイオードに耐圧を持たせることができ、かつ基板にリークする電流を少なくすることができる。
第１の実施形態に係る半導体装置の構成を示す平面図である。 図１に示した半導体装置における信号線の接続関係を示す図である。 図１に示した半導体装置の電源線の接続関係を示す図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 図１のＣ−Ｃ´断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図１０の半導体装置のうち電位分離素子となる領域を拡大した図である。 第１の実施形態に係る半導体装置の等電位線をシミュレーションした結果を示す図である。 第２の実施形態に係る半導体装置の等電位線をシミュレーションした結果を示す図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 図１１の半導体装置のうち電位分離素子なる領域を拡大した図である。 第３の実施形態に係る半導体装置の等電位線をシミュレーションした結果を示す図である。 第４の実施形態に係る半導体装置が有するダイオードの構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、第１回路ＨＶＲ、ダイオードＦＩＤ、及び電位分離素子ＶＩＵを備えている。これらはいずれも同一の基板ＳＵＢ（本図では省略）に形成されている。第１回路ＨＶＲは、電源電位が第１電圧である。ダイオードＦＩＤは、アノード電極ＩＮＣ１に第１電圧よりも低い第２電圧が印加される。電位分離素子ＶＩＵは、平面視でダイオードＦＩＤとは異なる場所に位置し、ダイオードＦＩＤのカソード電極ＣＥを第１回路ＨＶＲの電源配線に接続する。具体的には、電位分離素子ＶＩＵは、配線ＩＮＣ２及び配線ＩＮＣ３を介して、ダイオードＦＩＤのカソード電極ＣＥに接続している。
半導体装置ＳＤは、外部に接続された電力制御用の素子、例えばプレーナ型の高耐圧ＭＯＳトランジスタ、縦型のＭＯＳトランジスタ、バイポーラトランジスタ、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を第１回路ＨＶＲから出力される信号によって制御する。この電力制御用の素子は、例えばモータに電力を供給する。
半導体装置ＳＤは、さらに、第２回路ＬＶＲ及びレベルシフト素子ＬＳＴを備えている。第２回路ＬＶＲは、電源電位が第１電圧よりも低い第２電圧であり、上記した電力制御用の素子を制御するための制御信号を生成している。この制御信号は、レベルシフト素子ＬＳＴ及び第１回路ＨＶＲを介して、電力制御用の素子に入力される。なお、第２回路ＬＶＲと第１回路ＨＶＲは電源電位が異なるため、そのままでは接続できない。レベルシフト素子ＬＳＴは、これらの電源電位の差を吸収する素子であり、第２回路ＬＶＲと第１回路ＨＶＲとを接続している。なお、レベルシフト素子ＬＳＴは、例えばＭＯＳトランジスタであり、ゲート電極ＧＥ１を有している。なお、本図では、説明のため、ゲート電極ＧＥ１を配線ＩＮＣ３の上に示している。
上記したように、第１回路ＨＶＲと第２回路ＬＶＲは電源電位が異なっている。このため、第１回路ＨＶＲと第２回路ＬＶＲとを電気的に分離する必要がある。本実施形態では、電位分離素子ＶＩＵは、第１回路ＨＶＲを取り囲んでいる。そして第２回路ＬＶＲは電位分離素子ＶＩＵの外側に位置している。このため、第１回路ＨＶＲと第２回路ＬＶＲは、電位分離素子ＶＩＵによって電気的に分離される。
また、電位分離素子ＶＩＵは接地配線ＧＮＤ１によって囲まれており、ダイオードＦＩＤは接地配線ＧＮＤ２によって囲まれている。
図２は、図１に示した半導体装置ＳＤにおける信号線の接続関係を示す図である。レベルシフト素子ＬＳＴのゲートは、第２回路ＬＶＲに接続している。また、レベルシフト素子ＬＳＴのソースは接地されており、ドレインは第１回路ＨＶＲに接続されている。さらに、レベルシフト素子ＬＳＴのドレインは、第２回路ＬＶＲの電源配線に接続している。第２回路ＬＶＲの電源配線とレベルシフト素子ＬＳＴのドレインの間には、抵抗ＲＥＳ及びツェナーダイオードＺＤが並列に接続されている。
図３は、図１に示した半導体装置ＳＤの電源線の接続関係を示す図である。第２回路ＬＶＲの電源配線Ｖｃｃは、ダイオードＦＩＤ及び電位分離素子ＶＩＵを介して、第１回路ＨＶＲの電源配線ＶＢに接続している。また、電位分離素子ＶＩＵ、レベルシフト素子ＬＳＴ、及び第２回路ＬＶＲの接地電位は、互いに共通（ＣＯＭ）になっている。ただし、第１回路ＨＶＲの接地電位は、ＣＯＭとは異なっている。
図４は、図１のＡ−Ａ´断面図である。半導体装置ＳＤは、ｐ型の基板ＳＵＢを用いて形成されている。基板ＳＵＢ上にはｎ型エピタキシャル層ＥＰが形成されている。また、ｎ型エピタキシャル層ＥＰ上には、配線層が形成されている。本図に示した例では、配線層は、層間絶縁膜ＩＮＳＬ１及び層間絶縁膜ＩＮＳＬ２を有しており、２層構造になっている。そして１層目の配線層に、アノード電極ＩＮＣ１が形成されており、２層目の配線層に、カソード電極ＣＥ、接地配線ＧＮＤ１、及び接地配線ＧＮＤ２が形成されており、配線ＩＮＣ２、及び配線ＩＮＣ３が形成されている。アノード電極ＩＮＣ１は、第２回路の電源配線Ｖｃｃに接続されている。また、接地配線ＧＮＤ１及び接地配線ＧＮＤ２には、同一の接地電位が印加される。そして、ダイオードＦＩＤ、電位分離素子ＶＩＵ、第１回路ＨＶＲ、第２回路ＬＶＲの各素子は基板ＳＵＢ、ｎ型エピタキシャル層ＥＰ、及び配線層を用いて形成されている。
まず、図４及び図５を用いて、電位分離素子ＶＩＵの構成について説明する。図５は、図１のＢ−Ｂ´断面図である。ただし、図５では、説明のため、配線ＩＮＣ３の位置を図４とは異ならせている。半導体装置ＳＤは、基板ＳＵＢを用いて形成されている。基板ＳＵＢには、第１導電型層（Ｐ型層ＰＩＲ１）、第２導電型低濃度領域（ｎ型低濃度領域ＬＮＩＲ）、第１の第２導電型高濃度領域（第１の高濃度Ｎ型領域ＨＮＩＲ１）、第２の第２導電型高濃度領域（第２の高濃度Ｎ型領域ＨＮＩＲ２）、及び第１の第１導電型領域（第１のＰ型領域ＰＩＲ２）が形成されている。
第２導電型低濃度領域（ｎ型低濃度領域ＬＮＩＲ）は、第１導電型層（Ｐ型層ＰＩＲ１）上に形成されている。第１の第２導電型高濃度領域（第１の高濃度Ｎ型領域ＨＮＩＲ１）は、第２導電型低濃度領域（ｎ型低濃度領域ＬＮＩＲ）内に位置し、ダイオードＦＩＤのカソード電極ＣＥに接続している。第２の第２導電型高濃度領域（第２の高濃度Ｎ型領域ＨＮＩＲ２）は、第２導電型低濃度領域（ｎ型低濃度領域ＬＮＩＲ）内に位置し、第１の第２導電型高濃度領域から離間して配置され、第１回路ＨＶＲの電源配線ＶＢに接続している。第１の第１導電型領域（第１のＰ型領域ＰＩＲ２）は、第２導電型低濃度領域（ｎ型低濃度領域ＬＮＩＲ）に形成され、底部が第１導電型層（Ｐ型層ＰＩＲ１）に接続している。第１の第１導電型領域（第１のＰ型領域ＰＩＲ２）は、接地電位が印加されており、かつ第１の第２導電型高濃度領域（第１の高濃度Ｎ型領域ＨＮＩＲ１）の隣に位置している。
以下、第１導電型をｐ型として、第２導電型をｎ型として説明を行う。ただし、第１導電型がｎ型で第２導電型がｐ型であっても良い。
基板ＳＵＢは、例えばシリコン基板などのｐ型の半導体基板であり、Ｐ型層ＰＩＲ１を兼ねている。基板ＳＵＢ上には、ｎ型エピタキシャル層ＥＰが形成されている。基板ＳＵＢがシリコン基板である場合、ｎ型エピタキシャル層ＥＰはｎ型のシリコン層である。ｎ型エピタキシャル層ＥＰの一部は、上記したｎ型低濃度領域ＬＮＩＲとして機能する。
ｎ型エピタキシャル層ＥＰには、上記した第１のＰ型領域ＰＩＲ２、第１の高濃度Ｎ型領域ＨＮＩＲ１、及び第２の高濃度Ｎ型領域ＨＮＩＲ２が形成されている。これらの領域は、ｎ型エピタキシャル層ＥＰに不純物をイオン注入することにより、形成されている。
ｎ型エピタキシャル層ＥＰには、さらに第２のＰ型領域ＰＩＲ３も形成されている。第２のＰ型領域ＰＩＲ３は、底部がＰ型層ＰＩＲ１（基板ＳＵＢ）に接続し、第２の高濃度Ｎ型領域ＨＮＩＲ２の隣に位置している。
なお、第１のＰ型領域ＰＩＲ２の表層には、コンタクト抵抗を低くするために、第１のＰ型高濃度領域ＨＰＩＲ１が形成されている。第１のＰ型高濃度領域ＨＰＩＲ１も、ｎ型エピタキシャル層ＥＰにｐ型の不純物をイオン注入することにより、形成されている。
また、第１の高濃度Ｎ型領域ＨＮＩＲ１と第２の高濃度Ｎ型領域ＨＮＩＲ２の間には、素子分離膜ＥＩが形成されている。この素子分離膜ＥＩ上には、電位分離素子ＶＩＵに耐圧を持たせるために、フィールドプレート電極ＦＰＥ１，ＦＰＥ２が形成されている。フィールドプレート電極ＦＰＥ１は、レベルシフト素子ＬＳＴのゲート電極ＧＥ１と同一層に位置しており、ゲート電極ＧＥ１と同一の材料により形成されている。フィールドプレート電極ＦＰＥ２は、１層目の配線層に形成されている。フィールドプレート電極ＦＰＥ１，フィールドプレート電極ＦＰＥ２は、いずれも、第１の高濃度Ｎ型領域ＨＮＩＲ１と第２の高濃度Ｎ型領域ＨＮＩＲ２の間に、複数、互いに離間して配置されている。ただし平面視において、フィールドプレート電極ＦＰＥ１はフィールドプレート電極ＦＰＥ２の隙間を埋めるように配置されており、フィールドプレート電極ＦＰＥ２はフィールドプレート電極ＦＰＥ１の隙間を埋めるように配置されている。
また、第１の高濃度Ｎ型領域ＨＮＩＲ１と第２の高濃度Ｎ型領域ＨＮＩＲ２の間の素子分離膜ＥＩのうち第１の高濃度Ｎ型領域ＨＮＩＲ１側の端部は、電界集中を緩和するために、ゲート電極ＧＥ２によって覆われている。ゲート電極ＧＥ２は、一部が、ｎ型低濃度領域ＬＮＩＲの上にも位置している。ｎ型低濃度領域ＬＮＩＲのうちゲート電極ＧＥ２の下に位置する部分には、ゲート絶縁膜ＧＩＮＳが形成されている。ゲート絶縁膜ＧＩＮＳは、例えばレベルシフト素子ＬＳＴのゲート絶縁膜と同一工程で形成されている。なお、ゲート電極ＧＥ２は、配線ＩＮＣ３，ＩＮＣ２を介してカソード電極ＣＥに接続している。
次に、図４及び図６を用いて、ダイオードＦＩＤの構成について説明する。図６は、図１のＣ−Ｃ´断面図である。ただし、図６では、説明のため、カソード電極ＣＥの位置を図４とは異ならせている。図４及び図６に示すように、ダイオードＦＩＤは、ｎ型領域ＣＲ、第３の高濃度Ｎ型領域ＨＮＩＲ３、及びｐ型領域ＡＲを有している。第３の高濃度Ｎ型領域ＨＮＩＲ３はｎ型領域ＣＲの表層に形成されており、コンタクトを介してカソード電極ＣＥに接続している。ｎ型領域ＣＲはｐ型領域ＡＲの表層の一部に形成されている。また、ｐ型領域ＡＲのうちｎ型領域ＣＲからはみ出ている部分の表層には、第３の高濃度Ｐ型領域ＨＰＩＲ３が形成されている。第３の高濃度Ｐ型領域ＨＰＩＲ３は、コンタクトを介してアノード電極ＩＮＣ１に接続している。すなわちダイオードＦＩＤのカソードはｎ型領域ＣＲであり、第１の高濃度Ｎ型領域ＨＮＩＲ１と同一の導電である。このため、ダイオードＦＩＤから第１の高濃度Ｎ型領域ＨＮＩＲ１に電流を流すことができる。
またダイオードＦＩＤは、Ｎ型埋込層ＶＮＲ、及びｎ型領域ＮＩＲを有している。Ｎ型埋込層ＶＮＲはｐ型領域ＡＲの下に形成されており、上面がｐ型領域ＡＲに接続している。また平面視でＮ型埋込層ＶＮＲはｐ型領域ＡＲよりも大きい。Ｎ型埋込層ＶＮＲのうちｐ型領域ＡＲからはみ出ている部分の上面には、ｎ型領域ＮＩＲが接続されている。ｎ型領域ＮＩＲの表面は、ｎ型エピタキシャル層ＥＰの表面に達しており、第４の高濃度Ｎ型領域ＨＮＩＲ４が形成されている。第４の高濃度Ｎ型領域ＨＮＩＲ４は、コンタクトを介してアノード電極ＩＮＣ１に接続している。
また、ダイオードＦＩＤは、ｐ型領域ＰＩＲ４によって囲まれている。ｐ型領域ＰＩＲ４は、底面が基板ＳＵＢに接続しており、かつ表層には第２の高濃度Ｐ型領域ＨＰＩＲ２が形成されている。第２の高濃度Ｐ型領域ＨＰＩＲ２は、コンタクトを介して接地配線ＧＮＤ２に接続している。
なお、第４の高濃度Ｎ型領域ＨＮＩＲ４と第３の高濃度Ｐ型領域ＨＰＩＲ３の間には素子分離膜ＥＩが形成されており、第３の高濃度Ｐ型領域ＨＰＩＲ３と第３の高濃度Ｎ型領域ＨＮＩＲ３の間にも素子分離膜ＥＩが形成されている。
図７〜図９は、半導体装置ＳＤの製造方法を説明するための断面図である。まず、図７（ａ）に示すように、基板ＳＵＢを準備する。次いで、基板ＳＵＢ上にレジストパターンＰＲ１を形成し、レジストパターンＰＲ１をマスクとして基板ＳＵＢにｎ型の不純物をイオン注入する。これにより、基板ＳＵＢにはＮ型埋込層ＶＮＲが形成される。
その後、図７（ｂ）に示すように、レジストパターンＰＲ１を除去する。次いで、基板ＳＵＢ上にレジストパターンＰＲ２を形成し、レジストパターンＰＲ２をマスクとして基板ＳＵＢにｐ型の不純物をイオン注入する。これにより、第１のＰ型領域ＰＩＲ２の一部、第２のＰ型領域ＰＩＲ３の一部、及びｐ型領域ＰＩＲ４の一部が形成される。
その後、図７（ｃ）に示すように、レジストパターンＰＲ２を除去する。その後、基板ＳＵＢを熱処理し、基板ＳＵＢに注入した不純物を活性化させ、かつ拡散させる。
次いで図８（ａ）に示すように、基板ＳＵＢ上にｎ型エピタキシャル層ＥＰを成長させる。
次いで図８（ｂ）に示すように、ｎ型エピタキシャル層ＥＰ上にレジストパターン（図示せず）を形成し、ｎ型エピタキシャル層ＥＰにｎ型の不純物を注入する。これにより、ｎ型エピタキシャル層ＥＰにはｎ型領域ＮＩＲの残りの部分が形成される。その後、レジストパターンを除去する。次いで、ｎ型エピタキシャル層ＥＰ上に次のレジストパターン（図示せず）を形成し、ｎ型エピタキシャル層ＥＰにｐ型の不純物を注入する。これにより、ｎ型エピタキシャル層ＥＰにはｐ型領域ＡＲ、ｐ型領域ＰＩＲ４の残りの部分、第１のＰ型領域ＰＩＲ２の残りの部分、及び第２のＰ型領域ＰＩＲ３の残りの部分が形成される。その後、レジストパターンを除去する。
そして、基板ＳＵＢ及びｎ型エピタキシャル層ＥＰを熱処理する。これにより、ｎ型エピタキシャル層ＥＰに導入した不純物が活性化する。また、不純物はｎ型エピタキシャル層ＥＰ内を拡散する。
次いで図８（ｃ）に示すように、ＬＯＣＯＳ酸化法を用いて素子分離膜ＥＩを形成する。なお、素子分離膜ＥＩはトレンチアイソレーション法を用いて形成されてもよい。
次いで図９に示すように、ｎ型エピタキシャル層ＥＰを熱酸化する。これにより、ゲート絶縁膜ＧＩＮＳが形成される。次いで、ゲート絶縁膜ＧＩＮＳ及び素子分離膜ＥＩ上に導電膜（例えばポリシリコン膜）を形成し、この導電膜を選択的に除去する。これにより、ゲート電極ＧＥ２及びフィールドプレート電極ＦＰＥ１が形成される。
次いで、ｎ型エピタキシャル層ＥＰ上および素子分離膜ＥＩ上にレジストパターン（図示せず）を形成し、ｎ型エピタキシャル層ＥＰにｎ型の不純物を注入する。これにより、ｎ型エピタキシャル層ＥＰにはｎ型領域ＣＲが形成される。その後、レジストパターンを除去する。
次いでｎ型エピタキシャル層ＥＰ上にレジストパターンを形成し、ｎ型エピタキシャル層ＥＰにｎ型の不純物を注入する。これにより、ｎ型エピタキシャル層ＥＰには第１の高濃度Ｎ型領域ＨＮＩＲ１、第２の高濃度Ｎ型領域ＨＮＩＲ２、第３の高濃度Ｎ型領域ＨＮＩＲ３、及び第４の高濃度Ｎ型領域ＨＮＩＲ４が形成される。その後、レジストパターンを除去する。次いで、ｎ型エピタキシャル層ＥＰ上に次のレジストパターン（図示せず）を形成し、ｎ型エピタキシャル層ＥＰにｐ型の不純物を注入する。これにより、ｎ型エピタキシャル層ＥＰには第１のＰ型高濃度領域ＨＰＩＲ１及び第２の高濃度Ｐ型領域ＨＰＩＲ２が形成される。
その後、ｎ型エピタキシャル層ＥＰ上及び素子分離膜ＥＩ上に層間絶縁膜ＩＮＳＬ１（例えば酸化シリコン膜）を形成する。次いで、層間絶縁膜ＩＮＳＬ１にコンタクトを埋め込むとともに、層間絶縁膜ＩＮＳＬ１上に、アノード電極ＩＮＣ１、接地配線ＧＮＤ１、接地配線ＧＮＤ２、及びフィールドプレート電極ＦＰＥ２を形成する。これらは、例えばＡｌにより形成されるが、他の導電材料により形成されてもよい。
さらに、これら配線等の上及び層間絶縁膜ＩＮＳＬ１上に、層間絶縁膜ＩＮＳＬ２（例えば酸化シリコン膜）を形成する。次いで、層間絶縁膜ＩＮＳＬ２にコンタクトを埋め込むとともに、層間絶縁膜ＩＮＳＬ２上に、カソード電極ＣＥ、配線ＩＮＣ２、及び配線ＩＮＣ３を形成する。これらは、例えばＡｌにより形成されるが、他の導電材料により形成されてもよい。
なお、上記した図８（ｂ）〜図９に示した工程により、第１回路ＨＶＲを構成する素子（例えばトランジスタ）、第２回路ＬＶＲを構成する素子（例えばトランジスタ）、及び電力制御素子の少なくとも一部も形成される。このようにして、図１〜図６に示した半導体装置ＳＤが形成される。
以上、本実施形態によれば、第１回路ＨＶＲの電源配線ＶＢと第２回路ＬＶＲの電源配線Ｖｃｃの間に、電位分離素子ＶＩＵ及びダイオードＦＩＤをこの順に直列に設けている。そして電源配線ＶＢと電源配線Ｖｃｃの間の電位差の多くを、電位分離素子ＶＩＵのｎ型低濃度領域ＬＮＩＲで吸収している。このため、ダイオードＦＩＤそのものに耐圧構造を持たせなくても、電源配線ＶＢと電源配線Ｖｃｃの間のダイオードに耐圧を持たせた場合と同様の効果が得られる。
詳細には、電位分離素子ＶＩＵのｎ型低濃度領域ＬＮＩＲの底面はＰ型層ＰＩＲ１に接している。このため、ｎ型低濃度領域ＬＮＩＲは空乏化しやすくなる。また、ｎ型低濃度領域ＬＮＩＲの第１の高濃度Ｎ型領域ＨＮＩＲ１の隣には第１のＰ型領域ＰＩＲ２が形成されている。このため、ｎ型低濃度領域ＬＮＩＲのうち第１の高濃度Ｎ型領域ＨＮＩＲ１の近くは特に空乏化しやすくなる。このため、第２の高濃度Ｎ型領域ＨＮＩＲ２の高い電位が印加されても、第１の高濃度Ｎ型領域ＨＮＩＲ１の手前で電位は十分に下がる。
また本実施形態では、第２の高濃度Ｎ型領域ＨＮＩＲ２の隣に第２のＰ型領域ＰＩＲ３を形成している。このため、ｎ型低濃度領域ＬＮＩＲは特に空乏化しやすくなる。
そして、電位分離素子ＶＩＵにおける電流経路は、すべてｎ型の不純物領域になっている。このため、寄生トランジスタは形成されず、その結果、基板ＳＵＢへのリーク電流は少ない。
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図４に対応している。図１１は、図１０の半導体装置ＳＤのうち電位分離素子ＶＩＵとなる領域を拡大した図である。本実施形態に係る半導体装置ＳＤは、第１のＰ型領域ＰＩＲ２が張出領域ＢＰＩＲ２を有している点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
張出領域ＢＰＩＲ２は、第１のＰ型領域ＰＩＲ２の下部が第１の高濃度Ｎ型領域ＨＮＩＲ１の下方に向けて張り出した部分である。平面視において、張出領域ＢＰＩＲ２は、第１の高濃度Ｎ型領域ＨＮＩＲ１の少なくとも一部と重なっているのが好ましい。張出領域ＢＰＩＲ２は、平面視で第１の高濃度Ｎ型領域ＨＮＩＲ１の全体と重なっているのが好ましい。断面図に示めされるように、張出領域ＢＰＩＲ２は、基板表面から基板内部に向かう深さ方向において、第１の高濃度Ｎ型領域ＨＮＩＲ１と張出領域ＢＰＩＲ２との間の距離が、第１の高濃度Ｎ型領域ＨＮＩＲ１と第１導電型層（Ｐ型層ＰＩＲ１）との間の距離より小さくなるように構成される。
本実施形態に係る半導体装置ＳＤの製造方法は、第１の実施形態の図７（ｂ）に示した工程において、第１のＰ型領域ＰＩＲ２となる領域を広くする点を除いて、第１の実施形態に示した半導体装置ＳＤの製造方法と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１のＰ型領域ＰＩＲ２が第１の高濃度Ｎ型領域ＨＮＩＲ１の下方に向けて張り出しているため、ｎ型低濃度領域ＬＮＩＲのうち第１のＰ型領域ＰＩＲ２の近傍に位置する部分には空乏層ができやすい。このため、第１のＰ型領域ＰＩＲ２の電位を十分に下げることができる。この効果は、張出領域ＢＰＩＲ２と第１の高濃度Ｎ型領域ＨＮＩＲ１の重なりが多くなるにつれて大きくなる。
図１２（ａ）は、第１の実施形態に係る半導体装置ＳＤにおいて、第２の高濃度Ｎ型領域ＨＮＩＲ２に８００Vを加え、第１の高濃度Ｎ型領域ＨＮＩＲ１を接地させた場合における等電位線をシミュレーションした結果を示している。図１２（ｂ）は、図１２（ａ）において実線で囲まれた領域を拡大した図である。図１３（ａ）は、第２の実施形態に係る半導体装置ＳＤにおいて、第２の高濃度Ｎ型領域ＨＮＩＲ２に８００Vを加え、第１の高濃度Ｎ型領域ＨＮＩＲ１を接地させた場合における等電位線をシミュレーションした結果を示している。図１３（ｂ）は、図１３（ａ）において実線で囲まれた領域を拡大した図である。
これらの図を比較してわかるように、第２の実施形態に係る電位分離素子ＶＩＵのほうが第１のＰ型領域ＰＩＲ２の電位は十分に下がる。
（第３の実施形態）
図１４は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図４に対応している。図１５は、図１１の半導体装置ＳＤのうち電位分離素子ＶＩＵとなる領域を拡大した図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。
まず、ｐ型領域ＰＩＲ４のうち第１の高濃度Ｎ型領域ＨＮＩＲ１の近くに位置する領域が、第１の実施形態における第１のＰ型領域ＰＩＲ２の機能を兼ねている。そして、ｎ型低濃度領域ＬＮＩＲのうち平面視で第１の高濃度Ｎ型領域ＨＮＩＲ１と第２の高濃度Ｎ型領域ＨＮＩＲ２の間に位置する領域には、第３のＰ型領域ＰＩＲ５が形成されている。第３のＰ型領域ＰＩＲ５は、ｎ型低濃度領域ＬＮＩＲよりも浅く形成されている。また、第３のＰ型層ＰＩＲ５の表層には、第４の高濃度Ｐ型領域ＨＰＩＲ４が形成されている。第４の高濃度Ｐ型領域ＨＰＩＲ４は、配線ＩＮＣ４を介してゲート電極ＧＥ２に接続している。すなわち第４の高濃度Ｐ型領域ＨＰＩＲ４は接地されている。
本実施形態に係る半導体装置ＳＤの製造方法は、第１の実施形態の図８（ｂ）に示した工程において第３のＰ型領域ＰＩＲ５を形成し、かつ、図９に示した工程において第４の高濃度Ｐ型領域ＨＰＩＲ４を形成する点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
図１６（ａ）は、本実施形態に係る半導体装置ＳＤにおいて、第２の高濃度Ｎ型領域ＨＮＩＲ２に８００Vを加え、第１の高濃度Ｎ型領域ＨＮＩＲ１を接地させた場合における等電位線をシミュレーションした結果を示している。図１６（ｂ）は、図１６（ａ）において実線で囲まれた領域を拡大した図である。本図から、本実施形態においても、第１のＰ型領域ＰＩＲ２の電位が十分に下がることがわかる。すなわち、本実施形態によっても、第２の実施形態と同様の効果を得ることができる。
（第４の実施形態）
図１７は、第４の実施形態に係る半導体装置ＳＤが有するダイオードＦＩＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、ダイオードＦＩＤの構成を除いて、第１〜第３の実施形態に係る半導体装置ＳＤのいずれかと同様の構成である。本実施形態に係るダイオードＦＩＤは、以下の点を除いて、第１の実施形態に示したダイオードＦＩＤと同様の構成である。
まず、第３の高濃度Ｐ型領域ＨＰＩＲ３と第３の高濃度Ｎ型領域ＨＮＩＲ３の間の一部には、素子分離膜ＥＩが形成されていない。そしてｎ型エピタキシャル層ＥＰのうちこの領域に位置する部分では、第３のＰ型領域ＰＩＲ５及びｎ型領域ＣＲが、間隔を空けて隣り合っており、さらにゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥ３が形成されている。ゲート電極ＧＥ３には、アノード電極ＩＮＣ１を介して第２回路ＬＶＲの電源配線Ｖｃｃに接続されている。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ ｐ型領域
ＢＰＩＲ２ 張出領域
ＣＥ カソード電極
ＣＲ ｎ型領域
ＥＩ 素子分離膜
ＥＰ ｎ型エピタキシャル層
ＦＩＤ ダイオード
ＦＰＥ１ フィールドプレート電極
ＦＰＥ２ フィールドプレート電極
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＥ３ ゲート電極
ＧＩＮＳ ゲート絶縁膜
ＧＮＤ１ 接地配線
ＧＮＤ２ 接地配線
ＨＮＩＲ１ 第１の高濃度Ｎ型領域
ＨＮＩＲ２ 第２の高濃度Ｎ型領域
ＨＮＩＲ３ 第３の高濃度Ｎ型領域
ＨＮＩＲ４ 第４の高濃度Ｎ型領域
ＨＰＩＲ１ 第１のＰ型高濃度領域
ＨＰＩＲ２ 第２の高濃度Ｐ型領域
ＨＰＩＲ３ 第３の高濃度Ｐ型領域
ＨＰＩＲ４ 第４の高濃度Ｐ型領域
ＨＶＲ 第１回路
ＩＮＣ１ アノード電極
ＩＮＣ２ 配線
ＩＮＣ３ 配線
ＩＮＣ４ 配線
ＩＮＳＬ１ 層間絶縁膜
ＩＮＳＬ２ 層間絶縁膜
ＬＮＩＲ ｎ型低濃度領域
ＬＳＴ レベルシフト素子
ＬＶＲ 第２回路
ＮＩＲ ｎ型領域
ＰＩＲ１ Ｐ型層
ＰＩＲ２ 第１のＰ型領域
ＰＩＲ３ 第２のＰ型領域
ＰＩＲ４ ｐ型領域
ＰＩＲ５ 第３のＰ型領域
ＲＥＳ 抵抗
ＰＲ１ レジストパターン
ＰＲ２ レジストパターン
ＳＤ 半導体装置
ＳＵＢ 基板
ＶＢ 電源配線
ＶＩＵ 電位分離素子
ＶＮＲ Ｎ型埋込層
Ｖｃｃ 電源配線
ＺＤ ツェナーダイオード

Claims (8)

  1. 基板と、
    前記基板に形成され、電源電位が第１電圧である第１回路と、
    前記基板に形成され、アノードに前記第１電圧よりも低い第２電圧が印加されるダイオードと、
    前記基板に形成され、平面視で前記ダイオードとは異なる場所に位置し、前記ダイオードのカソードを前記第１回路の電源配線に接続する電位分離素子と、
    を備え、
    前記電位分離素子は、
    第１導電型層と、
    前記第１導電型層上に形成された第２導電型低濃度領域と、
    前記第２導電型低濃度領域内に位置し、前記ダイオードの前記カソードに接続する第１の第２導電型高濃度領域と、
    前記第２導電型低濃度領域内に位置し、前記第１の第２導電型高濃度領域から離間して配置され、前記第１回路の前記電源配線に接続する第２の第２導電型高濃度領域と、
    前記第２導電型低濃度領域に形成され、底部が前記第１導電型層に接続し、接地電位が印加されており、かつ前記第１の第２導電型高濃度領域の隣に位置する第１の第１導電型領域と、
    を備え、
    前記第２導電型低濃度領域に形成され、底部が前記第１導電型層に接続し、前記第２の第２導電型高濃度領域の隣に位置する第２の第１導電型領域を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の第１導電型領域は、下部が前記第１の第２導電型高濃度領域の下方に向けて張り出している半導体装置。
  3. 請求項２に記載の半導体装置において、
    平面視において、前記第１の第１導電型領域の下部は、前記第１の第２導電型高濃度領域の少なくとも一部と重なっている半導体装置。
  4. 請求項３に記載の半導体装置において、
    平面視において、前記第１の第１導電型領域の下部は、前記第１の第２導電型高濃度領域の全体と重なっている半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第２導電型低濃度領域に形成され、平面視で前記第１の第２導電型高濃度領域と前記第２の第２導電型高濃度領域の間に位置し、前記第２導電型低濃度領域よりも浅い第３の第１導電型領域を備える半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記電位分離素子は、前記第１回路を取り囲んでいる半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記ダイオードの前記カソードは第２導電型である半導体装置。
  8. 基板と、
    前記基板に形成され、電源電位が第１電圧である第１回路と、
    前記基板に形成され、アノードに前記第１電圧よりも低い第２電圧が印加されるダイオードと、
    前記基板に形成され、平面視で前記ダイオードとは異なる場所に位置し、前記ダイオードのカソードを前記第１回路の電源配線に接続する電位分離素子と、
    を備え、
    前記電位分離素子は、
    第１導電型層と、
    前記第１導電型層上に形成された第２導電型低濃度領域と、
    前記第２導電型低濃度領域内に位置し、前記ダイオードの前記カソードに接続する第１の第２導電型高濃度領域と、
    前記第２導電型低濃度領域内に位置し、前記第１の第２導電型高濃度領域から離間して配置され、前記第１回路の前記電源配線に接続する第２の第２導電型高濃度領域と、
    前記第２導電型低濃度領域に形成され、底部が前記第１導電型層に接続し、接地電位が印加されており、かつ前記第１の第２導電型高濃度領域の隣に位置する第１の第１導電型領域と、
    を備え、
    前記第２導電型低濃度領域に形成され、底部が前記第１導電型層に接続し、接地電位が印加されており、かつ前記ダイオードを囲む第４の第１導電型領域を備え、
    前記第１の第１導電型領域は、第１領域を含み、
    前記第４の第１導電型領域は、第２領域を含み、
    前記第１の第２導電型高濃度領域は、第３領域を含み、
    前記第１の第１導電型領域の前記第１領域は、平面視で前記第４の第１導電型領域の前記第２領域と前記第１の第２導電型高濃度領域の前記第３領域の間に位置している半導体装置。
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