JP4835773B2 - 半導体装置 - Google Patents
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Description
本発明の第1実施形態について説明する。図1は、本実施形態にかかる高耐圧MOSFETを有する半導体装置が形成されたチップの断面図であり、図2は、図1に示す半導体装置の上面レイアウトを示した模式図である。以下、これらの図を参照して、本実施形態の半導体装置について説明する。
まず、n-型ドリフト層4を構成するシリコン基板30を用意する。このとき、シリコン基板30として、上述したトレンチ分離部5〜7を構成するためのトレンチの深さよりも大きい厚みのものを用意している。
次に、フォトリソグラフィ・エッチングによりトレンチ分離部5〜7の形成予定領域にトレンチ31を形成したのち、熱酸化等によりトレンチ31の内壁面に酸化膜を形成し、さらにPoly−Si層を成膜することでトレンチ31内を酸化膜およびPoly−Si層からなる絶縁層32にて埋め込む。そして、シリコン基板30の表面に形成された酸化膜およびPoly−Si層を除去し、トレンチ31内にのみ絶縁層32を残す。
次に、シリコン基板30の表面にLOCOS酸化膜14を形成する。具体的には、シリコン基板30の表面に酸化膜や窒化膜(図示せず)を形成したのち、これらをパターニングしてLOCOS酸化膜14の形成予定領域を開口させ、LOCOS酸化を行う。これにより、酸化膜や窒化膜が開口させられた部分にLOCOS酸化膜14が形成され、素子分離が行われる。その後、酸化膜や窒化膜を除去する。
LOCOS酸化膜14を含むシリコン基板30の表面にp型チャネル領域10の形成予定位置が開口するマスクを配置したのち、p型不純物のイオン注入を行うことにより、p型チャネル領域10を形成する位置にp型不純物を注入する。また、マスクを除去した後、再びLOCOS酸化膜14を含むシリコン基板30の表面にnウェル領域20の形成予定位置が開口するマスクを配置し、n型不純物のイオン注入を行うことにより、nウェル領域20を形成する位置にn型不純物を注入する。そして、熱処理を行うことによりp型不純物やn型不純物を拡散させ、p型チャネル領域10やnウェル領域20を形成する。
熱酸化等によりゲート絶縁膜15を形成したのち、このゲート絶縁膜15の表面に不純物がドーピングされたPoly−Si層を成膜する。そして、Poly−Si層をパターニングしてゲート電極16を形成する。
ゲート電極16上を含むシリコン基板30の上面全面を覆うように層間絶縁膜17を配置した後、これをパターニングし、n+型ソース領域11およびp+型コンタクト領域12に繋がるコンタクトホールやn+型コンタクト領域21に繋がるコンタクトホールを形成する。
コンタクトホール内を含め層間絶縁膜17を覆うようにAl等の配線層を成膜下のち、この配線層をパターニングしてソース配線18およびドレイン配線23を形成する。そして、必要に応じてさらに層間絶縁膜24を積んだり他の配線層等を成膜する。
シリコン基板30を裏面からCMPなどにより研磨し、所望の厚みにする。これにより、n-型ドリフト層4が構成されると共に、トレンチ分離部5〜7がn-型ドリフト層4を貫通した状態となり、完全な素子分離が為される。
n-型ドリフト層4の裏面にn+型ドレインコンタクト領域13およびn+型コンタクト領域22の形成予定領域が開口するマスクを配置したのち、n型不純物のイオン注入を行い、さらに熱処理を行って注入されたイオンを拡散させることでn+型ドレインコンタクト領域13およびn+型コンタクト領域22を形成する。その後、n+型ドレインコンタクト領域13およびn+型コンタクト領域22を含めたn-型ドリフト層4の裏面にアルミニウム等による電極層を成膜したのち、パターニングして裏面電極19を形成する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して裏面電極19の配置構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対してトレンチ分離構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態は、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第6実施形態について説明する。本実施形態も、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第7実施形態について説明する。本実施形態も、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第8実施形態について説明する。本実施形態も、第1実施形態に対して配線引出し部9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記各実施形態では、LV回路島1とHV回路島2とをトレンチ分離部5で囲むと共に、HV回路島2をトレンチ分離部6にて囲む構造としている。これにより、高電圧基準とされるHV回路島2を2つのトレンチ分離部5、6にて囲める構造にできるが、単に、LV回路島1とHV回路島2を1つずつ異なるトレンチ分離部にて囲むようにしても良い。
Claims (7)
- 低電圧回路島(1)と高電圧回路島(2)との間での電力変換を行うための高耐圧トランジスタ(3)を備えた半導体装置であって、
第1導電型層(4)を有し、該第1導電型層(4)がトレンチ分離部(5〜7)にて絶縁分離されることにより、前記低電圧回路島(1)と前記高電圧回路島(2)および前記高耐圧トランジスタ(3)とが絶縁分離されており、
前記高耐圧トランジスタ(3)は、前記トレンチ分離部(5〜7)にて絶縁分離された前記第1導電型層(4)のうちの該高耐圧トランジスタ(3)の領域に、前記トレンチ分離部(6)にて絶縁分離され、かつ、前記第1導電型層(4)の表面側に第1配線(18)を有すると共に、前記第1導電型層(4)の裏面側に第2配線(50)を備え、前記第1導電型層(4)の表裏面を貫通するように電流を流す縦型のトランジスタにて構成された素子部(8)を備え、
前記高耐圧トランジスタ(3)は、前記低電圧回路島(1)と前記高電圧回路島(2)の境界位置に配置されており、
前記高電圧回路島(2)は、前記第1導電型層(4)を前記トレンチ分離部(6)で囲んだ領域として構成されていると共に、前記第1導電型層(4)の表面側に形成された該高電圧回路島(2)に対して電圧印加を行う電源配線(52)を有し、
前記第2配線(50)は、前記第1導電型層(4)の裏面において前記素子部(8)の領域外に引き出されており、前記電源配線(52)と電気的に接続されることで、前記電源配線(52)が前記高耐圧トランジスタ(3)の裏面側の前記第2配線(50)の電位と同電位になっていることを特徴とする半導体装置。 - 前記第1導電型層(4)のうち前記トレンチ分離部(5〜7)によって絶縁分離された前記低電圧回路島(1)の領域と、前記高耐圧トランジスタ(3)の前記素子部(8)の表面電位が同電位になっていることを特徴とする請求項1に記載の半導体装置。
- 前記第1配線(18)および前記電源配線(52)は、互いに逆方向に引き出されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記高電圧回路島(2)を囲むトレンチ分離部(6)と前記高電圧回路島(2)および前記低電圧回路島(1)の双方を囲むトレンチ分離部(5)が備えられていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
- 前記高電圧回路島(2)を囲む前記トレンチ分離部(6)が多重トレンチにて構成されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
- 前記素子部(8)は、前記第1導電型層(4)の表面側に第1配線(18)を備えていると共に、前記第1導電型層(4)の裏面側に裏面電極となるリードフレーム(50)を有し、前記第1導電型層(4)の表裏面を貫通するように電流を流す縦型のトランジスタにて構成され、
前記リードフレーム(50)は、前記第1導電型層(4)の端部よりも突き出すように配置され、該突き出した部分において、前記第1導電型層(4)の表面側に形成された前記高電圧回路島(2)に対して電圧印加を行う電源配線(52)とボンディングワイヤ(53)にて電気的に接続されていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。 - 前記素子部(8)を除く前記第1導電型層(4)の裏面側には絶縁膜(51)が形成されており、該絶縁膜(51)に前記リードフレーム(50)が貼り付けられていることを特徴とする請求項6に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010144150A JP4835773B2 (ja) | 2007-11-09 | 2010-06-24 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007292047 | 2007-11-09 | ||
JP2007292047 | 2007-11-09 | ||
JP2010144150A JP4835773B2 (ja) | 2007-11-09 | 2010-06-24 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008231833A Division JP4788749B2 (ja) | 2007-11-09 | 2008-09-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010206235A JP2010206235A (ja) | 2010-09-16 |
JP4835773B2 true JP4835773B2 (ja) | 2011-12-14 |
Family
ID=40646353
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008231833A Expired - Fee Related JP4788749B2 (ja) | 2007-11-09 | 2008-09-10 | 半導体装置 |
JP2010144150A Expired - Fee Related JP4835773B2 (ja) | 2007-11-09 | 2010-06-24 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008231833A Expired - Fee Related JP4788749B2 (ja) | 2007-11-09 | 2008-09-10 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
JP (2) | JP4788749B2 (ja) |
CN (1) | CN101431102B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5636827B2 (ja) * | 2010-08-31 | 2014-12-10 | 株式会社デンソー | 半導体装置 |
SE536530C2 (sv) * | 2011-04-21 | 2014-02-04 | Silex Microsystems Ab | Startsubstrat för halvledarteknologi med substratgenomgåendekopplingar och en metod för tillverkning därav |
EP3051592A1 (en) * | 2015-01-27 | 2016-08-03 | Nxp B.V. | Semiconductor device |
CN106129108B (zh) * | 2016-08-29 | 2023-08-22 | 洛阳鸿泰半导体有限公司 | 一种具有三维结构的半导体晶圆 |
CN111933640B (zh) * | 2020-07-28 | 2023-03-17 | 杭州士兰微电子股份有限公司 | 高压集成电路及其制造方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3008480B2 (ja) * | 1990-11-05 | 2000-02-14 | 日産自動車株式会社 | 半導体装置 |
JP2001044357A (ja) * | 1999-07-26 | 2001-02-16 | Seiko Epson Corp | 半導体装置およびその製造方法 |
KR100396703B1 (ko) * | 2001-04-28 | 2003-09-02 | 주식회사 하이닉스반도체 | 고전압 소자 및 그 제조방법 |
JP3824310B2 (ja) * | 2002-01-18 | 2006-09-20 | ローム株式会社 | 二重拡散型mosfetおよびこれを用いた半導体装置 |
JP2005005446A (ja) * | 2003-06-11 | 2005-01-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP4153932B2 (ja) * | 2004-09-24 | 2008-09-24 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
JP4706381B2 (ja) * | 2004-10-22 | 2011-06-22 | 株式会社デンソー | 半導体装置 |
JP4528100B2 (ja) * | 2004-11-25 | 2010-08-18 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP2007184553A (ja) * | 2005-12-06 | 2007-07-19 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
JP2007317839A (ja) * | 2006-05-25 | 2007-12-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP5217348B2 (ja) * | 2006-12-06 | 2013-06-19 | 株式会社デンソー | 半導体装置 |
-
2008
- 2008-09-10 JP JP2008231833A patent/JP4788749B2/ja not_active Expired - Fee Related
- 2008-11-06 CN CN 200810170454 patent/CN101431102B/zh not_active Expired - Fee Related
-
2010
- 2010-06-24 JP JP2010144150A patent/JP4835773B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101431102B (zh) | 2010-12-22 |
JP2009135423A (ja) | 2009-06-18 |
CN101431102A (zh) | 2009-05-13 |
JP2010206235A (ja) | 2010-09-16 |
JP4788749B2 (ja) | 2011-10-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101109 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110810 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110830 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110912 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141007 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141007 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |