CN106129108B - 一种具有三维结构的半导体晶圆 - Google Patents

一种具有三维结构的半导体晶圆 Download PDF

Info

Publication number
CN106129108B
CN106129108B CN201610736822.5A CN201610736822A CN106129108B CN 106129108 B CN106129108 B CN 106129108B CN 201610736822 A CN201610736822 A CN 201610736822A CN 106129108 B CN106129108 B CN 106129108B
Authority
CN
China
Prior art keywords
semiconductor wafer
layer
conducting layer
semiconductor
namely
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610736822.5A
Other languages
English (en)
Other versions
CN106129108A (zh
Inventor
王俊
邓建伟
沈征
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LUOYANG HONGTAI SEMICONDUCTOR CO Ltd
Original Assignee
LUOYANG HONGTAI SEMICONDUCTOR CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LUOYANG HONGTAI SEMICONDUCTOR CO Ltd filed Critical LUOYANG HONGTAI SEMICONDUCTOR CO Ltd
Priority to CN201610736822.5A priority Critical patent/CN106129108B/zh
Publication of CN106129108A publication Critical patent/CN106129108A/zh
Priority to EP17844852.8A priority patent/EP3493266A4/en
Priority to JP2017530740A priority patent/JP6535740B2/ja
Priority to PCT/CN2017/077226 priority patent/WO2018040544A1/zh
Priority to US15/665,690 priority patent/US10290706B2/en
Application granted granted Critical
Publication of CN106129108B publication Critical patent/CN106129108B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T15/00—3D [Three Dimensional] image rendering
    • G06T15/10—Geometric effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Abstract

一种具有三维结构的半导体晶圆，涉及一种半导体晶圆，由半导体晶圆、连接层、导通层和保护层构成，导通层上设有保护层，在半导体晶圆上设有连接层和导通层，连接层和导通层设置在半导体晶圆的任意面上；本发明实用性强，使用起来比较简单，控制方案严密、协调、效果好、设计巧妙，易于实施，在节能的同时也极大的方便了客户的需求，同时也极大的提高半导体性能。

Description

一种具有三维结构的半导体晶圆
【技术领域】
本发明涉及一种半导体晶圆，尤其是涉及一种具有三维结构的半导体晶圆。
【背景技术】
公知的，用于半导体芯片制造的晶圆材料主要是单晶外延片和单晶抛光片，外延片是在单晶抛光片也就是衬底层上生长一层外延层，衬底层主要起支撑作用，外延层用于制造半导体芯片，高电压半导体芯片需要更厚的外延层厚度，随着外延层厚度的增加，不仅成本大幅度提高，其缺陷密度也随之增加，不能满足新型高压大功率半导体芯片制造的需要，并且衬底层对半导体芯片性能也有限制作用。
以硅为代表的半导体材料具有硬而脆的特性，单晶外延片和单晶抛光片都必须有一定的厚度以增加其强度，在半导体芯片制造过程中都须要经过减薄过程，以移除多余的厚度，这样就造成该过程不仅成本高而且工艺难度大。
随着节能降耗要求越来越高，对半导体器件的电压和功耗要求也越来越高，半导体器件的工作电压要求逐步提升到6500V甚至更高，而基于外延片制造的半导体器件电压一般不超过1700V，外延片的局限性表现明显，受限于传统半导体晶圆材料的固有特性，半导体器件功耗的瓶颈不能得到有效的大幅度的降低；另外，功率半导体制造逐渐走进高集成度的亚微米CMOS时代，但是，基于目前主流半导体晶圆材料，亚微米CMOS制作工艺与新型高压大功率器件所必需的三维“深PN结”结构从根本上无法兼容，成为高性能功率半导体持续发展的关键瓶颈。
【发明内容】
为了克服背景技术中的不足，本发明公开了一种具有三维结构的半导体晶圆，本发明通过在半导体晶圆上设有连接层和导通层，以达到提高半导体性能的目的。
为了实现所述发明目的，本发明采用如下技术方案：
一种具有三维结构的半导体晶圆，包括半导体晶圆、连接层、导通层和保护层，导通层上设有保护层，在半导体晶圆上设有连接层和导通层，连接层和导通层设置在半导体晶圆的任意面上。
所述半导体晶圆为圆柱型结构。
所述连接层至少为一层，连接层设置在半导体晶圆的底面或侧面上。
所述连接层由若干根连接体构成，每根连接体的一端插入到半导体晶圆内，每根连接体的另一端与半导体晶圆的底面相平齐。
所述连接体为棱柱型、圆柱型、圆型或椭圆型结构，连接体在半导体晶圆内呈阵列结构进行排列。
所述导通层设置在半导体晶圆的任一底面上。
所述保护层设置在导通层的外侧面上。
由于采用了上述技术方案，本发明具有如下有益效果：
本发明所述的一种具有三维结构的半导体晶圆，包括半导体晶圆、连接层、导通层和保护层，通过在半导体晶圆上设有连接层和导通层，以达到提高半导体性能的目的，不仅可以替代单晶外延片等二维结构半导体晶圆材料，还可以为新型半导体器件提供全新的设计基础；
1、在半导体晶圆上形成了承担高电压的三维“深结”结构即连接层，解决了功率半导体芯片亚微米CMOS工艺和“深PN结”结构的工艺矛盾，可以简化功率半导体芯片的制造流程并降低其制造难度；
2、有效提高半导体芯片的电流密度，基于本发明的半导体芯片比传统半导体芯片功耗可降低30％以上；
3、降低半导体晶圆高阻区的缺陷密度，大幅降低半导体芯片的漏电流，基于本发明的半导体芯片比传统半导体芯片漏电流可降低1-2个数量级；4、提高功率半导体的二次击穿耐量，基于本发明的半导体芯片比传统半导体芯片提高二次击穿耐量50％以上，从根本上提高器件的抗烧毁能力；
5、由于连接层的作用，可大幅度降低半导体晶圆“超薄”要求，解决了基于传统半导体晶圆背面金属化时的超薄片加工技术难题；
6、三维结构可以大幅度减少半导体晶圆热应力，半导体晶圆更平坦且具有韧性，在半导体芯片制造过程中不易碎裂。
7、三维半导体晶圆各项参数可控性好，电阻率在0.5-2000Ω.cm范围内可选，电阻率偏差可控制在±5％以内，面内电阻率不均匀性可控制在6％以内；总厚度在150-2000μm范围内可选；半导体晶圆高阻区厚度在10-1000μm范围内可定制，半导体晶圆高阻区厚度偏差可控制在±2.5μm以内。
8、基于本发明制造的半导体器件，可以实现6500V、7200V、8500V及更高的工作电压，即可以用于制造工作电压从几个伏特到上万伏特的各类半导体器件。
本发明实用性强，使用起来比较简单，控制方案严密、协调、效果好、设计巧妙，易于实施，在极大的提高半导体性能的同时也极大的方便了客户的使用。
【附图说明】
图1为本发明的立体结构拆分示意图；
图2为本发明的N-/N+/N+型三维半导体晶圆立体结构拆分示意图；
图3为本发明的N-/P+/P+型三维半导体晶圆立体结构拆分示意图；
图4为本发明的N-/N+/P+型三维半导体晶圆立体结构拆分示意图；
图5为本发明的N-/P+/N+型三维半导体晶圆立体结构拆分示意图；
图6为本发明的P-/P+/P+型三维半导体晶圆立体结构拆分示意图；
图7为本发明的P-/N+/N+型三维半导体晶圆立体结构拆分示意图；
图8为本发明的N-/正面P+/N+型三维半导体晶圆立体结构拆分示意图；
图9为本发明的N-/正面P+/底面N+/N+型三维半导体晶圆立体结构拆分示意图；
图中：1、半导体晶圆；2、连接体；3、导通层；4、保护层。
【具体实施方式】
通过下面的实施例可以详细的解释本发明，公开本发明的目的旨在保护本发明范围内的一切技术改进。
结合附图1所述的一种具有三维结构的半导体晶圆，包括半导体晶圆1、连接层、导通层3和保护层4，导通层3上设有保护层4，在半导体晶圆1上设有连接层和导通层3，连接层和导通层3设置在半导体晶圆1的任意面上；所述半导体晶圆1为圆柱型结构；所述连接层至少为一层，连接层设置在半导体晶圆1的底面或侧面上；所述连接层由若干根连接体2构成，每根连接体2的一端插入到半导体晶圆1内，每根连接体2的另一端与半导体晶圆1的底面相平齐；所述连接体2为棱柱型、圆柱型、圆型或椭圆型结构，连接体2在半导体晶圆1内呈阵列结构进行排列；所述导通层3设置在半导体晶圆1的任一底面上；所述保护层4设置在导通层3的外侧面上。
本发明所述的一种具有三维结构的半导体晶圆，根据不同功率半导体的种类，本发明专利中具有三维结构的半导体晶圆1、连接层、导通层3部分的导电类型可分别选定为N型或P型，其中半导体晶圆1的任一底面可以根据芯片的要求进行制造；
结合附图2，实施例1，N-/N+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区，即N-区；连接层是导电型号为N型的高浓度区，即N+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在半导体晶圆1的底面通过导通层3互相连接；导通层3是导电型号为N型的高浓度区，即N+区，在半导体晶圆1背面的导通层3上设置有保护层4，此类三维半导体晶圆1主要适用于MOSFET与FRD的制造，通过独特的三维结构连接体的设计和实现，可以增加MOSFET芯片的电流密度，其功率损耗可以降低30％以上，进而可以有效缩小芯片的版图面积，降低芯片综合成本；还可以增大FRD芯片软度因子。
结合附图3，实施例2，N-/P+/P+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区，即N-区，连接层是导电型号为P型的高浓度区，即P+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在半导体晶圆1的底面通过导通层3互相连接；导通层3是导电型号为P型的高浓度区，即P+区，在半导体晶圆1背面的导通层3上设置有保护层4，此类三维半导体晶圆主要适用于IGBT的制造，采用三维半导体晶圆制造IGBT芯片时，减少了传统IGBT芯片制造工艺中背面金属化前的繁琐的晶圆减薄与P+注入等工艺流程，IGBT芯片的制造流程与VDMOS芯片完全一致，这样IGBT芯片的制造得以简化、优化且容易实现，即拥有VDMOS芯片生产能力的产线就可以生产IGBT芯片，这既可以减少IGBT专用生产线的资金投入，也能提高芯片的成品率，更加有利于IGBT的发展与应用普及。
结合附图4，实施例3，N-/N+/P+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区，即N-区，连接层是导电型号为N型的高浓度区，即N+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在半导体晶圆1的底面通过导通层3互相连接，导通层3是导电型号为P型的高浓度区，即P+区，在半导体晶圆1背面的导通层3上设置有保护层4；此类三维半导体晶圆主要适用于阳极并联IGBT的制造。采用该型三维半导体晶圆制造的阳极并联IGBT，具有卓越的高速开关性能，开关频率可达50KHZ；具有更低的功率损耗和更高的效率。
结合附图5，实施例4，N-/P+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区，即N-区，连接层是导电型号为P型的高浓度区，即P+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在半导体晶圆1的底面通过导通层3互相连接；导通层3是导电型号为N型的高浓度区，即N+区，在半导体晶圆1的背面的导通层3上设置有保护层4；此类三维半导体晶圆主要适用于N沟道增强型MOSFET和新型FRD芯片的制造。采用该型三维半导体晶圆制造的N沟道增强型MOSFET芯片功率损耗可以降低30％以上，二次击穿耐量可以50％以上。
结合附图6，实施例5，P-/P+/P+型三维半导体晶圆
半导体晶圆1是导电型号为P型的高阻区，即P-区，连接层是导电型号为P型的高浓度区，即P+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在半导体晶圆1的底面通过导通层3互相连接，导通层3是导电型号为P型的高浓度区，即P+区，在半导体晶圆1背面的导通层3上设置有保护层4；此类三维半导体晶圆主要适用于P沟道增强型MOSFET和GTR的制造。
结合附图7，实施例6，P-/N+/N+型三维半导体晶圆
半导体晶圆1是导电型号为P型的高阻区，即P-区，连接层是导电型号为N型的高浓度区，即N+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在半导体晶圆1的底面通过导通层3互相连接，导通层3是导电型号为N型的高浓度区，即N+区，在半导体晶圆1背面的导通层3上设置有保护层4；此类三维半导体晶圆主要适用于CoolMOS的制造，CoolMOS相对于传统PowerMOS导通电阻降低3-5倍，但是制作极其复杂,需要做十余次离子注入和外延，技术难度大，成本特别高，采用该型三维半导体晶圆制造CoolMOS芯片时，直接形成承担高电压的阵列分布的三维结构，可以简化CoolMOS芯片制造的复杂流程，降低其制造难度，实现CoolMOS制造的技术突破。
结合附图8，实施例7，N-/正面P+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区，即N-区，连接层是导电型号为P型的高浓度区，即P+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在与半导体晶圆1正面相平齐，导通层3是导电型号为N型的高浓度区，即N+区，在半导体晶圆1背面的导通层3上设置有保护层4；此类三维半导体晶圆主要适用于CoolMOS的制造，定制化的三维半导体晶圆制造CoolMOS芯片可以降低其制造难度，大幅度降低芯片成本，在应用端形成更好的性价比优势。
结合附图9，实施例8，N-/正面P+/底面N+/N+型三维半导体晶圆
半导体晶圆1是导电型号为N型的高阻区，即N-区，正面的连接层是导电型号为P型的高浓度区，即P+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在与半导体晶圆1正面相平齐，半导体晶圆1背面的连接层是导电型号为N型的高浓度区，即N+区，阵列状分布的连接体2一端植入半导体晶圆1内部，另一端在半导体晶圆1的底面通过导通层3互相连接，导通层3是导电型号为N型的高浓度区：记为N+，在半导体晶圆1背面的导通层3上设置有保护层4，此类三维半导体晶圆主要适用于COOLMOS、功率集成电路的制造，该型三维半导体晶圆可以降低芯片制造难度，进一步降低功率损耗10％以上，可以增强芯片机械性能、降低制程破损率10％以上，还可以为晶圆两面上的芯片电路的设计与制造提供基础。
本发明未详述部分为现有技术，尽管结合优选实施方案具体展示和介绍了本发明，具体实现该技术方案方法和途径很多，以上所述仅是本发明的优选实施方式，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式上和细节上可以对本发明做出各种变化，均为本发明的保护范围。

Claims (2)

1.一种具有三维结构适用于COOL MOS制造的半导体晶圆，包括半导体晶圆、连接层、导通层和保护层，导通层上设有保护层，其特征是：在半导体晶圆上设有连接层和导通层；所述半导体晶圆为圆柱型结构；所述连接层由若干根连接体构成，所述连接体为棱柱型或圆柱型结构；
半导体晶圆是导电型号为N型的高阻区，即N-区；半导体晶圆正面的连接层由阵列状分布的P+连接体构成，P+连接体一端插入半导体晶圆内部， 另一端与半导体晶圆正面相平齐；半导体晶圆背面的连接层是由阵列状分布的N+连接体构成，N+连接体一端插入半导体晶圆内部， 另一端在半导体晶圆的背面通过导通层互相连接；导通层是导电型号为N型的高浓度区，即N+区；在半导体晶圆背面的导通层上设置有保护层；所述连接体插入半导体晶圆内部的深度小于所述半导体晶圆的厚度。
2.根据权利要求1所述的一种具有三维结构适用于COOL MOS制造的半导体晶圆，其特征是：保护层与导通层相连接，保护层为SiO2层。
CN201610736822.5A 2016-08-29 2016-08-29 一种具有三维结构的半导体晶圆 Active CN106129108B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201610736822.5A CN106129108B (zh) 2016-08-29 2016-08-29 一种具有三维结构的半导体晶圆
EP17844852.8A EP3493266A4 (en) 2016-08-29 2017-03-20 SEMICONDUCTOR WAFER WITH THREE-DIMENSIONAL STRUCTURE
JP2017530740A JP6535740B2 (ja) 2016-08-29 2017-03-20 三次元構造を有する半導体ウエハー
PCT/CN2017/077226 WO2018040544A1 (zh) 2016-08-29 2017-03-20 一种具有三维结构的半导体晶圆
US15/665,690 US10290706B2 (en) 2016-08-29 2017-08-01 Three-dimensional semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610736822.5A CN106129108B (zh) 2016-08-29 2016-08-29 一种具有三维结构的半导体晶圆

Publications (2)

Publication Number Publication Date
CN106129108A CN106129108A (zh) 2016-11-16
CN106129108B true CN106129108B (zh) 2023-08-22

Family

ID=57274691

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610736822.5A Active CN106129108B (zh) 2016-08-29 2016-08-29 一种具有三维结构的半导体晶圆

Country Status (5)

Country Link
US (1) US10290706B2 (zh)
EP (1) EP3493266A4 (zh)
JP (1) JP6535740B2 (zh)
CN (1) CN106129108B (zh)
WO (1) WO2018040544A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106129108B (zh) * 2016-08-29 2023-08-22 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127289A (ja) * 1999-10-28 2001-05-11 Denso Corp 半導体装置および半導体装置の製造方法
US6538309B1 (en) * 1999-03-29 2003-03-25 Nitto Denko Corporation Semiconductor device and circuit board for mounting semiconductor element
CN1411036A (zh) * 2001-09-27 2003-04-16 同济大学 一种制造含有复合缓冲层半导体器件的方法
JP2007329385A (ja) * 2006-06-09 2007-12-20 Denso Corp 炭化珪素半導体装置の製造方法
CN102214678A (zh) * 2011-05-18 2011-10-12 电子科技大学 一种功率半导体器件的3d-resurf结终端结构
CN102569350A (zh) * 2012-02-10 2012-07-11 上海先进半导体制造股份有限公司 具有背封的igbt器件结构及其制造方法
JP2012174949A (ja) * 2011-02-23 2012-09-10 New Japan Radio Co Ltd 半導体装置及びその製造方法
CN104584221A (zh) * 2013-02-13 2015-04-29 富士电机株式会社 半导体装置
JP2016136639A (ja) * 2011-08-02 2016-07-28 ローム株式会社 半導体装置およびその製造方法
CN205992533U (zh) * 2016-08-29 2017-03-01 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63177566A (ja) * 1987-01-19 1988-07-21 Nec Corp 電界効果トランジスタ
DE19823944A1 (de) * 1998-05-28 1999-12-02 Siemens Ag Leistungsdioden-Struktur
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP2007207902A (ja) * 2006-01-31 2007-08-16 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2007116190A (ja) * 2006-12-12 2007-05-10 Toshiba Corp 半導体素子およびその製造方法
JP4345808B2 (ja) * 2006-12-15 2009-10-14 エルピーダメモリ株式会社 半導体装置の製造方法
JP4788749B2 (ja) * 2007-11-09 2011-10-05 株式会社デンソー 半導体装置
JP2012238741A (ja) * 2011-05-12 2012-12-06 Panasonic Corp 半導体装置及びその製造方法
WO2013035817A1 (ja) * 2011-09-08 2013-03-14 富士電機株式会社 半導体装置および半導体装置の製造方法
US8618639B2 (en) * 2012-05-16 2013-12-31 Infineon Technologies Austria Ag Semiconductor structure, semiconductor device having a semiconductor structure, and method for manufacturing a semiconductor structure
CN103035643B (zh) * 2012-12-20 2015-10-21 贵州大学 一种基于键合技术的三维集成功率半导体及其制作工艺
JP2015018951A (ja) * 2013-07-11 2015-01-29 株式会社東芝 半導体装置
CN205920971U (zh) * 2016-08-29 2017-02-01 洛阳鸿泰半导体有限公司 一种具有n‑/p+/n+型三维结构的半导体晶圆
CN205920972U (zh) * 2016-08-29 2017-02-01 洛阳鸿泰半导体有限公司 一种具有n‑/正面p+/n+型三维结构的半导体晶圆
CN205920958U (zh) * 2016-08-29 2017-02-01 洛阳鸿泰半导体有限公司 一种具有n‑/p+/p+型三维结构的半导体晶圆
CN205944097U (zh) * 2016-08-29 2017-02-08 洛阳鸿泰半导体有限公司 一种具有n‑/n+/n+型三维结构的半导体晶圆
CN106129108B (zh) * 2016-08-29 2023-08-22 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538309B1 (en) * 1999-03-29 2003-03-25 Nitto Denko Corporation Semiconductor device and circuit board for mounting semiconductor element
JP2001127289A (ja) * 1999-10-28 2001-05-11 Denso Corp 半導体装置および半導体装置の製造方法
CN1411036A (zh) * 2001-09-27 2003-04-16 同济大学 一种制造含有复合缓冲层半导体器件的方法
JP2007329385A (ja) * 2006-06-09 2007-12-20 Denso Corp 炭化珪素半導体装置の製造方法
JP2012174949A (ja) * 2011-02-23 2012-09-10 New Japan Radio Co Ltd 半導体装置及びその製造方法
CN102214678A (zh) * 2011-05-18 2011-10-12 电子科技大学 一种功率半导体器件的3d-resurf结终端结构
JP2016136639A (ja) * 2011-08-02 2016-07-28 ローム株式会社 半導体装置およびその製造方法
CN102569350A (zh) * 2012-02-10 2012-07-11 上海先进半导体制造股份有限公司 具有背封的igbt器件结构及其制造方法
CN104584221A (zh) * 2013-02-13 2015-04-29 富士电机株式会社 半导体装置
CN205992533U (zh) * 2016-08-29 2017-03-01 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆

Also Published As

Publication number Publication date
CN106129108A (zh) 2016-11-16
EP3493266A1 (en) 2019-06-05
JP6535740B2 (ja) 2019-06-26
US20170330936A1 (en) 2017-11-16
EP3493266A4 (en) 2020-03-04
WO2018040544A1 (zh) 2018-03-08
US10290706B2 (en) 2019-05-14
JP2018532248A (ja) 2018-11-01

Similar Documents

Publication Publication Date Title
CN102439725B (zh) 一种绝缘栅双极型晶体管及其制造方法
CN104752511B (zh) 场效应半导体器件及其制造
CN103872144B (zh) 一种软快恢复二极管及其制造方法
CN103489910B (zh) 一种功率半导体器件及其制造方法
CN106024863A (zh) 一种高压功率器件终端结构
CN105895671A (zh) 超低功耗半导体功率器件及制备方法
CN100394616C (zh) 可集成的高压vdmos晶体管结构及其制备方法
CN107305909A (zh) 一种逆导型igbt背面结构及其制备方法
CN103681817B (zh) Igbt器件及其制作方法
CN106129108B (zh) 一种具有三维结构的半导体晶圆
CN103137679B (zh) 绝缘栅双极型晶体管器件结构及其制作方法
CN101976670B (zh) 一种绝缘体上硅可集成大电流p型组合半导体器件
CN102479806A (zh) 超级结半导体器件及其制作方法
CN107078156A (zh) 具有降低翘曲风险的反向导通闸控双极导通装置及方法
CN205564758U (zh) 超低功耗半导体功率器件
CN206059398U (zh) 多栅分布的沟槽栅超结mosfet器件
CN105336764A (zh) 半导体器件和制造方法
CN205564757U (zh) 一种超低功耗半导体功率器件
CN202076269U (zh) 一种绝缘体上硅可集成大电流n型组合半导体器件
CN205992533U (zh) 一种具有三维结构的半导体晶圆
CN207993871U (zh) 一种低压槽栅超结mos器件
CN210272367U (zh) 一种基于三维半导体晶圆的快恢复二极管结构
CN201918387U (zh) 一种绝缘体上硅可集成大电流p型组合半导体器件
CN101969062B (zh) 一种提高电流密度的绝缘体上硅n型半导体组合器件
CN205920971U (zh) 一种具有n‑/p+/n+型三维结构的半导体晶圆

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant