TWI384621B - 高耐壓電晶體、及使用其之半導體裝置、以及高耐壓電晶體之製造方法 - Google Patents

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Description

高耐壓電晶體、及使用其之半導體裝置、以及高耐壓電晶體之製造方法
本發明係關於一種高耐壓電晶體及其製造方法，更詳細而言，係關於一種在液晶驅動器等中具有溝槽構造之高耐壓電晶體及其製造方法。
先前提出有作為高耐壓MOS電晶體而起作用之半導體裝置。該高耐壓MOS電晶體，如圖17所示，在矽基板71上設有元件分離用之絕緣區域72與電場緩和層73；並以閘極氧化膜74為中介，以兩端部重疊在電場緩和層73之方式形成有閘極75；在閘極75之兩側，與閘極75隔著特定距離設有所謂偏置構造之源極/汲極區域76。在如此構造之高耐壓MOS電晶體中，為確保高耐壓，通常將閘極長度及電場緩和層73在一定程度上較大地形成。
相對於此，為謀求高積體化，例如，在專利文獻1(日本特開平4－251980號公報(平成4年(1992)9月8日公開))中，提出有使用溝槽之高耐壓MOS電晶體。該高耐壓MOS電晶體，如圖18所示，首先在N型半導體基板50上形成溝槽60，在溝槽60之側面與底面形成P型－雜質擴散層61。然後，如圖19所示，進一步深挖溝槽60之底面而形成溝槽62。之後，如圖20所示，在溝槽62之側面與底面之表層，例如藉由熱氧化法形成氧化膜63，在包含溝槽62之半導體基板50整個上面，用CVD法形成多晶矽膜。用光學微影術及蝕刻技術將多晶矽膜圖案化成閘極64，形成P－LDD用低濃度擴散層65，在閘極64之側壁形成側壁66，用通常之製造方法形成P型高濃度雜質擴散層67，得到圖20及圖21所示之P型高耐壓MOS電晶體。
所得到之P型高耐壓MOS電晶體，以覆蓋溝槽62之方式形成有閘極64，在閘極64之側壁配置有側壁66，與側壁66鄰接地配置有成為源極/汲極區域之P型高濃度雜質層67，在P型高濃度雜質層67與溝槽62之周圍，形成有藉由LOCOS法之絕緣區域68，在閘極64與絕緣區域68重疊之區域形成有用於與金屬佈線連接之接點區域69。
根據該高耐壓MOS電晶體，因為作為電場緩和層起作用之P型－雜質擴散層61係形成於溝槽62之側面，故可縮小電晶體之佔有面積。但因為在形成溝槽60後，要進一步深挖以形成溝槽62，故步驟變得繁雜，製造成本增高，使良率下降。
此外，由於需要在閘極64之側壁形成側壁66，在絕緣區域68形成與閘極64及金屬佈線之接點區域69，故該部分會減少縮小高耐壓MOS電晶體之效果。
作為解決此等問題者，例如，日本特開2004－39985號公報(專利文獻2，(平成16年2月5日公開))提出有藉由沿斜向之離子佈植在溝槽之側壁形成漂移擴散之高耐壓MOS電晶體。該高耐壓MOS電晶體，如圖22所示，在半導體基板40形成溝槽41，藉由沿斜向之離子佈植在溝槽41之側壁形成漂移擴散42。在進行此斜向之離子佈植時，溝槽41之底壁成為溝槽41之開口部緣的陰影，而不被離子佈植。
然後，如圖23所示，在溝槽41之側壁與底面形成閘極氧化膜43，將閘極44埋入溝槽41，藉由離子佈植形成高濃度雜質擴散層45、層間絕緣膜46及汲極．源極．閘極佈線47，得到如圖23所示之高耐壓MOS電晶體。
圖23所示之高耐壓MOS電晶體，雖簡化了製造方法，且高積體化，但由於閘極44與高濃度雜質擴散層45鄰接，故因閘極44而受到電場之影響，高耐壓MOS電晶體之耐壓降低，存在有高耐壓化困難之問題。
再者，如圖22所示，為了在溝槽41之側壁沿斜向進行離子佈植而形成漂移擴散層42，用於形成漂移擴散層42之離子佈植之佈植角θ，與閘極長(溝槽41的寬)a與漂移擴散層42的長度b具有關係(b＝a/tan θ)。因此，若決定了溝槽41之深度，則閘極長(溝槽41之寬)即被決定。因此，在設計電晶體之特性波動影響較大的電路(例如，液晶驅動器之輸出電路)時，產生不能用加大閘極長來縮小製造步驟中加工精度波動之影響的問題，而在上述電路中，不能使用如上述之縮小化之高耐壓電晶體。
再者，在先前之液晶驅動器等半導體裝置中，若將電晶體直接連接於輸出/電源端子，在輸出/電源端子上施加有突波電壓時，則突波電壓到達閘極附近而產生破壞閘極氧化膜等問題。因此，存在必須在每一輸出/電源端子設置作為ESD保護電路之保護電阻及保護二極體等，以便使得突波電壓不影響內部電路。
近年來，使用高耐壓電晶體之液晶驅動器，為減少元件數量以降低液晶面板之製造成本，輸出端子數量急劇增加，由於每一輸出端子必須設置佔有相當面積之ESD保護電路，故在晶片上佔有之ESD保護電路之面積成為不可忽視。
本發明之目的在於解決此等問題，提供一種可防止因突波電壓/電流而破壞閘極氧化膜之高耐壓電晶體，及使用其之半導體裝置、以及高耐壓電晶體之製造方法。
本發明之高耐壓電晶體，為解決上述問題，其特徵在於具備：在形成於第1傳導型半導體基板上之第1溝槽所設置之閘極；在前述閘極之兩側，與前述閘極分別隔著特定間隔所形成之源極及汲極；沿前述溝槽之前述源極側之側壁與前述溝槽之前述汲極側之側壁所形成之第1電場緩和層；及包圍前述源極及汲極，且在前述閘極與前述源極之間、前述閘極與前述汲極之間所形成之第2電場緩和層；且汲極．源極擴散層之耐壓比電晶體之耐壓低1~3 V。
若耐壓差為1 V以下，則來自外部之突波電壓施加於電晶體時，在突波電流由源極．汲極擴散開始向基板流動之前，突波電壓到達閘極，破壞電晶體。若耐壓差為3 V以上，則突波電流由源極．汲極擴散向基板流動，雖然突波電壓不到達閘極，但為提高電晶體耐壓，電晶體之尺寸增大。
本發明之高耐壓電晶體之製造方法，為解決上述問題，其特徵在於：其係製造本發明之高耐壓電晶體者，其在半導體基板上形成前述第1溝槽，埋入CVD氧化膜，從前述第1溝槽之側壁至其外側，形成以期望之寬度開口之第1光阻，以前述第1光阻作為掩膜，佈植第2傳導型之第1離子，沿前述第1溝槽之側壁形成第1電場緩和層。
本發明之半導體裝置，為解決上述問題，其特徵在於具備：本發明之高耐壓電晶體，及連接於前述高耐壓電晶體之輸出端子。
本發明之高耐壓電晶體，為解決上述問題，其特徵在於：其形成之第1傳導型半導體基板，其在比第1位置深的第2位置之基板雜質濃度比在前述第1位置之基板雜質濃度低，其在比前述第2位置深的第3位置之基板雜質濃度比在前述第2位置之基板雜質濃度高；在前述半導體基板上形成在前述第2位置具有底面之溝槽，埋入CVD氧化膜，沿前述溝槽兩側之側壁佈植第2傳導型之第1離子，形成第1電場緩和層；從前述溝槽除去前述CVD氧化膜，在前述溝槽埋入閘極，形成以期望之寬度覆蓋前述閘極之絕緣膜；以前述絕緣膜作為掩膜，佈植第2傳導型之第2離子，在前述絕緣膜之兩側形成源極及汲極；佈植第2傳導型之第3離子，在前述閘極與前述源極之間、前述源極之下部、前述閘極與前述汲極之間、及前述汲極之下部形成第2電場緩和層。
根據該特徵，形成之第1傳導型半導體基板，其在比第1位置深的第2位置之基板雜質濃度比在前述第1位置之基板雜質濃度低，其在比前述第2位置深的第3位置之基板雜質濃度比在前述第2位置之基板雜質濃度高；沿前述溝槽兩側之側壁，佈植第2傳導型之第1離子後，形成第1電場緩和層；佈植第2傳導型之第3離子，在前述閘極與前述源極之間、前述源極之下部、前述閘極與前述汲極之間、及前述汲極之下部，形成第2電場緩和層。因此，因為第2電場緩和層之基板雜質濃度比第1電場緩和層之基板雜質濃度高，故汲極．源極接面耐壓成為比電晶體耐壓低。因此，若對藉由高耐壓電晶體所構成之半導體裝置之輸出端子施加突波電壓，突波電流從構成汲極及源極之高濃度擴散層向半導體基板流動，突波電壓急劇衰減，不會到達高耐壓電晶體之閘極附近。因此，可防止因突波電壓/電流而破壞閘極氧化膜。
本發明之其他目的、特徵、及優越之處，藉由以下揭示當可充分理解。且本發明之優點，由參照附圖之以下說明當可明白。
基於圖1至圖15對本發明之一實施形態進行如下之說明。
圖1係顯示實施形態之高耐壓電晶體1之構成平面圖，圖2係沿圖1所示之剖面I－I線之剖面圖，圖3係沿圖1所示之剖面II－II線之剖面圖。從垂直於半導體基板8之表面方向觀看，高耐壓電晶體1具備相互平行配置之條紋狀CVD氧化膜11。在圖1及圖2中，在截斷配置於中央之CVD氧化膜11後所形成之溝槽7，埋入有閘極4。以覆蓋溝槽7之底部及兩側面與半導體基板8之表面之方式形成閘極氧化膜12。
在閘極4之兩側，與閘極4分別隔著特定間隔所形成之源極5及汲極6，露出半導體基板8之表面而形成。沿溝槽7之源極5側之側壁與溝槽之汲極6側之側壁，以特定深度形成有電場緩和層2。在閘極4與源極5之間、及閘極4與汲極6之間形成有電場緩和層3。電場緩和層3形成至比電場緩和層2之上面深的位置。
CVD氧化膜11係用於分離元件而埋入半導體基板8。鄰接於中央之CVD氧化膜11地埋入有閘極4。源極5及汲極6藉由成為源極/汲極擴散之N型高濃度雜質擴散層所構成。在半導體基板8之表面離子佈植成為源極/汲極擴散之高濃度雜質時，作為掩膜起作用之絕緣膜10覆蓋閘極4。圖2之剖面I－I方向為高耐壓電晶體之閘極長方向。圖3之剖面II－II方向為高耐壓電晶體之閘極寬方向。
在圖2之高耐壓電晶體之閘極長方向之剖面中，熱氧化溝槽7之側壁與底面而形成閘極氧化膜12。在該閘極氧化膜12上埋入閘極4。絕緣膜10以期望之寬度覆蓋閘極4。在絕緣膜10兩側之半導體基板8之表面形成源極5及汲極6。在溝槽7之側面形成電場緩和層2。電場緩和層3形成於源極5與閘極4之間、及源極5與電場緩和層2之間，同樣亦形成於汲極6與閘極4之間、及汲極6與電場緩和層2之間。在溝槽7之底面形成有通道區域19。
在圖3之高耐壓電晶體之閘極寬方向之剖面中，閘極4之側面鄰接用於分離元件之CVD氧化膜11，形成以期望之寬度覆蓋閘極4之絕緣膜10，在閘極4之底面形成通道區域19。
圖4係用於說明高耐壓電晶體1之製造方法之沿上述剖面I－I線之剖面圖。首先，如圖4所示，在P型半導體基板8上分別形成用於分離元件之深度為0.3~2 μm之溝槽18，在此等溝槽18內，如圖4所示，埋入CVD氧化膜11。埋入CVD氧化膜11之方法，例如藉由CMP處理來進行。溝槽18之寬度，例如為0.3~1 μm。溝槽18之深度與寬度根據高耐壓電晶體所需要之耐壓來設定，隨著電晶體耐壓之增高，此等之尺寸增大。以例示之尺寸可實現10~100 V之電晶體耐壓。
以下，舉Nch電晶體耐壓30 V之情形為例進行闡述。此時，溝槽18之寬度為0.4 μm，溝槽18之深度為0.8 μm。
圖5係用於說明高耐壓電晶體1之製造方法之沿剖面I－I線之剖面圖，圖6係沿剖面II－II線之剖面圖。繼之，用光學微影術在形成高耐壓電晶體之區域，形成具有開口部14之光阻圖案13。此處，光阻圖案13具有開口包含溝槽18側壁之兩側區域之開口部14，其開口尺寸，例如為0.8~1.0 μm(溝槽18之寬度0.4 μm之兩側0.2~0.3 μm)。將光阻圖案13作為掩膜進行離子15之佈植，在溝槽18兩側壁之下部形成電場緩和層2。電場緩和層2藉由漂移擴散層所構成。離子15之佈植條件，例如磷300 keV、8.0×1012 cm2 及磷150 keV、1.0×1013 cm2 。
圖7係用於說明高耐壓電晶體1之製造方法之沿剖面I－I線之剖面圖，圖8係沿剖面II－II線之剖面圖。如圖7、圖8所示，藉由以光阻圖案13作為掩膜部分地除去溝槽18之CVD氧化膜11而形成溝槽7。圖7所示之溝槽7之寬度成為高耐壓電晶體之閘極長，圖8所示之溝槽7之寬度成為高耐壓電晶體之閘極寬。
圖9係用於說明高耐壓電晶體1之製造方法之沿剖面I－I線之剖面圖，圖10係沿剖面II－II線之剖面圖。進行犧牲氧化處理，犧牲氧化溝槽7之內壁，除去該犧牲氧化膜後，再次氧化溝槽7之內壁而形成閘極氧化膜12。其後，在溝槽7埋入閘極4。其方法例如為CMP法。
然後，堆積用於形成邏輯電晶體之側壁之絕緣膜，用光學微影術形成分別覆蓋閘極4兩側0.1~0.3 μm形狀之絕緣膜10。此處，犧牲氧化膜之膜厚例如為20~50 nm，閘極氧化膜12之膜厚例如為50~80 nm，絕緣膜10之膜厚例如為CVD氧化膜之100 nm，而絕緣膜10亦可為CVD SiN膜、及CVD SiN/SiO2 複合膜。但，必須是以後述之離子16之佈植作為掩膜，第3離子17之佈植能貫通之膜厚。
此處，絕緣膜10之寬度在閘極4之兩側為0.1 μm以下時，受閘極電場之影響，電晶體之耐壓降低。另一方面，若為0.4 μm以上時，則減少縮小電晶體之効果。
圖11係用於說明高耐壓電晶體1之製造方法之圖。如圖11所示，為形成成為源極5及汲極6之高濃度擴散層，以絕緣膜10作為掩膜進行離子16之佈植，進一步貫通絕緣膜10在接觸到電場緩和層2之深度佈植離子17，分別形成藉由高濃度擴散層所構成之源極5及汲極6與第2電場緩和層3。此處，離子16之佈植條件，例如為砷40 keV、5×1015 cm2 ，離子17之佈植條件，例如為磷100 keV、4×1012 cm2 。
圖12係用於說明高耐壓電晶體1之製造方法之沿剖面I－I線之剖面圖。然後，用通常之半導體裝置製造步驟形成CVD氧化膜24，藉由形成向汲極、源極及閘極之佈線25，形成如圖12所示之N型高耐壓電晶體。
此處，如圖11所示，高耐壓電晶體之耐壓，可藉由由離子15之佈植所形成之電場緩和層2，與該電場緩和層2附近之半導體基板8之雜質濃度分佈來設定。另一方面，汲極．源極之接面耐壓，可藉由由離子16．17之佈植所形成之源極5及汲極6(高濃度擴散層)、電場緩和層3、以及該電場緩和層3附近之半導體基板8之雜質濃度分佈來設定。如此，高耐壓電晶體之耐壓與汲極．源極之接面耐壓，可分別獨立地設定。
具體而言，以使汲極．源極之接面耐壓比高耐壓電晶體之耐壓低2 V之方式，設定半導體基板8之雜質濃度分佈與離子15．16．17之佈植條件。
作為形成此目的之半導體基板8之雜質濃度分佈條件，例如，對比電阻10 Ω cm之P型矽進行硼50 keV 2.0×1013 cm2 、硼150 keV 1.0×1012 cm2 、硼400 keV 1.0×1012 cm2 、及硼800 keV 1.0×1013 cm2 之離子佈植，設定藉由離子17之佈植所形成之電場緩和層3附近之半導體基板8之雜質濃度為3×1017 cm3 ，溝槽7之底面9附近之半導體基板8之雜質濃度為5×1016 cm3 ，溝槽7．18之底面下側之半導體基板8之雜質濃度為1.5×1017 cm3 。
在圖11併記有此時之相對於距半導體基板8表面之深度之半導體基板8之雜質濃度分佈與各部位之作用。位置a之雜質濃度係設定成用於使汲極．源極之接面耐壓成為期望的值。位置b之雜質濃度係設定成用於使電晶體耐壓成為期望的值，位置c之雜質濃度係設定成用於使電晶體臨限電壓成為期望的值。位置d之雜質濃度係設定成用於使電晶體及元件間之擊穿耐壓成為期望的值。
然後，藉由形成上述實施形態所示之高耐壓電晶體，電晶體耐壓成為30 V，源極．汲極擴散之接面耐壓成為28 V。
此處，藉由根據所需要之耐壓，變更半導體基板8之雜質濃度分佈、溝槽7之尺寸(深與寬)、離子15．16．17之佈植條件、及閘極氧化膜12之厚度，可實現10~100 V之電晶體耐壓與接面耐壓。此時之溝槽7之深度為0.4~2 μm、溝槽7之寬度為0.3~1 μm，藉由離子17之佈植所形成之電場緩和層3附近之半導體基板8之雜質濃度為5×1015 ~5×1017 cm3 、溝槽7底面附近之半導體基板8之雜質濃度為1×1015 ~1×1017 cm3 ，閘極氧化膜12之厚度為28~300 nm。
圖13係顯示實施形態之變形例之高耐壓電晶體1a之構成剖面圖。對與前述構成要素相同之構成要素賦予相同之參考符號。因此省略此等構成要素之詳細說明。
設置於高耐壓電晶體1a之閘極4a，係使其以從半導體基板8之表面隆起之方式形成。在閘極4a之半導體基板8上之側面形成有側壁26a。如此，亦可使閘極以從半導體基板8之表面隆起之方式形成。
圖14係另一變形例之高耐壓電晶體1b之構成剖面圖。設置於高耐壓電晶體1b之閘極4b，係從半導體基板8之表面凹下而形成。在閘極4b之上，側壁26b係沿閘極氧化膜12之側壁形成。如此，閘極亦可從半導體基板8之表面凹下而形成。
圖15係顯示具備高耐壓電晶體1之半導體裝置20之構成電路圖，圖16係顯示具備先前之高耐壓電晶體之半導體裝置之構成電路圖。半導體裝置20具備包含複數個高耐壓電晶體1之內部電路23。高耐壓電晶體1直接連接於輸出端子22。
先前之半導體裝置具備包含複數個高耐壓電晶體91之內部電路93。先前之半導體裝置中設置有ESD保護電路92。ESD保護電路92包含保護電阻與2個保護二極體。高耐壓電晶體91經由ESD保護電路92連接於輸出端子22。
製造本實施形態之將高耐壓電晶體1直接連接於輸出端子22及電源端子之半導體裝置20之情形，從輸出端子22及電源端子施加突波電壓時，突波電壓到達高耐壓電晶體1之源極．汲極，但突波電流從汲極．源極之高濃度擴散層向半導體基板流動，突波電壓急劇衰減，不會到達閘極附近。
若確保為使因突波電壓而產生之突波電流流動之充分的金屬佈線，與為使該突波電流向半導體基板8放出之充分的汲極．源極擴散面積，並使汲極6及源極5之高濃度擴散層與閘極4僅間隔期望之寬度，則突波電壓因突波電流從汲極6及源極5之高濃度擴散層向半導體基板8流動而急劇衰減，不會到達閘極4。因此，不會因突波電壓而引起閘極氧化膜12之破壞。因此，不需要如先前之圖16所示之構成般設置ESD保護電路92，如圖15所示，可構成將輸出端子22直接連接於高耐壓電晶體1之電路。
在以上之實施形態中，例示了N型高耐壓電晶體，但對於P型高耐壓電晶體同樣亦可適用本發明。
如此，本實施形態中，在第1傳導型半導體基板8上形成用於分離元件之第1溝槽18，在第1溝槽18進行CVD氧化膜11之埋入。此時，將比第1溝槽18之底面深0.5~1 μm位置之半導體基板之雜質濃度設定為較高，確保元件間之擊穿耐壓。
進一步，為在第1溝槽18之一部分形成高耐壓電晶體，藉由光學微影術除去電晶體形成區域之光阻，在該區域之第1溝槽18之兩側壁部進行第2傳導型第1離子15之佈植後，部分除去電晶體形成區域之第1溝槽18內之CVD氧化膜11，而形成第2溝槽7。
然後，熱氧化第2溝槽7之側壁及底面形成閘極氧化膜12後，在第2溝槽7進行閘極4之埋入。此時之第2溝槽7底面附近之半導體基板之雜質濃度係預先設定為成為期望之臨限電壓。
形成以期望之寬度覆蓋閘極4之絕緣膜10，為形成源極5及汲極6(高濃度擴散層)，以絕緣膜10作為掩膜進行第2傳導型第2離子16之佈植。進一步，為在閘極4兩側之絕緣膜10下側與源極5及汲極6(高濃度擴散層)之下側形成電場緩和層3，佈植第2傳導型第3離子17。
在溝槽7之側壁部，部分重疊電場緩和層2與電場緩和層3而形成漂移擴散層，閘極4相對於源極5及汲極6(高濃度擴散層)僅隔著藉由絕緣膜10所掩膜之距離。
藉由進行以上之步驟，將在埋入溝槽7之閘極4之兩側所形成之源極5及汲極6(高濃度擴散層)作為電晶體之汲極．源極，在溝槽7之兩側壁部與被閘極4兩側之絕緣膜10所覆蓋之區域，形成用於電場緩和之漂移擴散，在溝槽7之底面形成電晶體之通道區域後，完成高耐壓電晶體之構造。
在如此構造之高耐壓電晶體之汲極．源極間施加電壓時，如圖2所示，由於汲極．源極擴散端B與閘極端A，間隔有絕緣膜10遮蔽形成高濃度擴散層之離子16之佈植之距離，故在漂移擴散端B之電場幾乎不受閘極端A電場之影響，電晶體之降伏耐壓增高。
再者，除了相對溝槽7之側壁，空乏層於垂直方向上擴展外，藉由使比溝槽7之底面為下側之半導體基板8之雜質濃度較高，由於在溝槽7之底面空乏層幾乎不擴展，故即使縮小溝槽7底面之尺寸，電晶體之擊穿耐壓亦幾乎不降低。因此，即使為非常小的電晶體尺寸亦可確保高的擊穿耐壓。
以上之結果，可以尺寸非常小的閘極長實現耐壓非常高的電晶體。
再者，藉由使佈植第2傳導型第1離子15之部位之第1傳導型之基板雜質濃度相對較低，使佈植第3離子17之部位之第1傳導型之基板雜質濃度相對較高，由於設定離子15．16．17之佈植條件與絕緣膜10覆蓋閘極4之寬度為期望的值，故可較電晶體耐壓低地設定期望之源極．汲極之接面耐壓。
亦即，由於由源極5及汲極6(高濃度擴散層)與電場緩和層3形成之汲極．源極擴散，與謀求電晶體耐壓之高耐壓化之電場緩和層2，係形成於半導體基板8內之不同深度，故以使電場緩和層3附近之半導體基板8之雜質濃度比較高，而使汲極擴散之接面耐壓比較低是可能的。另一方面，藉由使電場緩和層3附近之半導體基板8之雜質濃度比較低，且藉由絕緣膜10以期望之寬度覆蓋閘極4，使得閘極4與源極5及汲極6(高濃度擴散層)間之距離成為期望的值，可使電晶體耐壓比較高。
用該高耐壓電晶體製造半導體裝置時，從輸出端子及電源端子施加突波電壓時，突波電壓到達高耐壓電晶體之源極．汲極，但不會到達閘極，因突波電流從汲極．源極之高濃度擴散層向半導體基板流動，突波電壓急劇衰減。
連接於輸出端子之高耐壓電晶體中，若確保為使因突波電壓而產生之突波電流流動之充分的金屬佈線，與為使該突波電流向半導體基板8放出之充分的汲極．源極擴散面積，並使汲極．源極之高濃度擴散層與閘極4僅間隔期望之寬度，則突波電流從汲極．源極之高濃度擴散層向半導體基板8流動，由於突波電壓急劇衰減，不會到達閘極4，故不會因突波電壓而引起閘極氧化膜12之破壞。
因此，可不再需要如圖16所示之，在從在輸出端子22及電源端子施加突波電壓之情形下用於保護內部電路93之ESD保護電路，可成為如圖15所示之直接連接輸出端子22與內部電路23之電路構成。
上述構造之高耐壓電晶體中，可不改變電場緩和之作用，而使半導體基板表面之漂移擴散層(電場緩和層)之形成面積實質上成為零，並提供一種即使為短的閘極長，亦可實現高耐壓之微細高耐壓電晶體之製造方法。
再者，由於不再需要在輸出端子及電源端子設置ESD保護電路，故可大幅縮小晶片、增多輸出端子數，提供一種最適合於謀求低成本之液晶驅動器等之半導體裝置之製造方法。
如上所述，根據本實施形態，因為係形成溝槽，並在其側壁形成電場緩和層，故電場緩和層在半導體基板上佔有之面積接近為零，可謀求高耐壓電晶體之佔有面積之大幅(30~50%)縮小。
而且，可進一步考慮設定半導體基板8之雜質濃度分佈與離子15．16．17之佈植條件，以使得汲極．源極接面耐壓比上述高耐壓電晶體之耐壓低1~3 V。
若在藉由此種高耐壓電晶體所構成之半導體裝置之輸出端子施加突波電壓，則突波電流經由輸出端子從汲極．源極擴散向半導體基板流動而急劇衰減。藉由設計成從上述輸出端子至上述汲極．源極擴散之電流容量比突波電流大，突波電壓不會到達高耐壓電晶體之閘極附近，不會產生因突波電壓/電流而使閘極氧化膜12被破壞等問題。因此，不需要設置ESD保護電路92，且除了上述之効果，可大幅縮小晶片尺寸(30~50%)。
本發明並非係被上述實施形態所限定者，在請求項所示之範圍內可進行種種變更。即，在請求項所示之範圍內，組合適當變更之技術手段而得到之實施形態亦包含於本發明之技術範圍。
本發明可適用於在液晶驅動器等中具有溝槽構造之高耐壓電晶體、及使用其之半導體裝置、以及高耐壓電晶體之製造方法。
本實施形態之高耐壓電晶體中，宜使前述溝槽底面之基板雜質濃度比前述第1電場緩和層之基板雜質濃度低，且使前述溝槽底面下側之基板雜質濃度比前述溝槽底面之基板雜質濃度高。
根據上述構成，可防止臨限電壓之增大，同時可設定電晶體之崩潰降伏耐壓與擊穿耐壓為期望的值。
本實施形態之高耐壓電晶體中，宜使前述半導體基板表面之基板雜質濃度比前述第1電場緩和層之基板雜質濃度高。
本實施形態之高耐壓電晶體中，宜使前述溝槽底面之基板雜質濃度比前述第1電場緩和層之基板雜質濃度低。
本實施形態之高耐壓電晶體中，宜使前述溝槽底面下側之基板雜質濃度比前述溝槽底面之基板雜質濃度高。
本實施形態之高耐壓電晶體之製造方法中，宜除去位於形成前述第1電場緩和層之範圍之第1溝槽內之CVD氧化膜，形成第2溝槽，在前述第2溝槽之側面與底面形成閘極氧化膜後，在前述第2溝槽形成閘極。
本實施形態之高耐壓電晶體之製造方法中，宜形成以期望之寬度覆蓋前述閘極之絕緣膜，以前述絕緣膜作為掩膜佈植第2傳導型第2離子，在前述絕緣膜兩側形成源極及汲極，佈植第2傳導型第3離子，在前述源極及汲極之下部與前述絕緣膜之下部形成第2電場緩和層，與前述第1電場緩和層電性連接。
本實施形態之高耐壓電晶體之製造方法中，前述第1離子宜在比前述第1溝槽之底面淺的位置佈植。
本實施形態之高耐壓電晶體之製造方法中，前述第3離子宜在比前述第1離子之佈植位置淺，且比前述第2離子之佈植位置深的位置佈植。
本實施形態之高耐壓電晶體之製造方法中，宜藉由前述半導體基板表面之基板雜質濃度與前述第3離子之佈植，來設定汲極．源極接面耐壓。
本實施形態之高耐壓電晶體之製造方法中，宜藉由前述半導體基板表面之基板雜質濃度及前述溝槽底面之基板雜質濃度，與前述第1離子之佈植，來設定電晶體之耐壓。
在發明詳細說明項中，所完成之具體實施形態及實施例，終歸只係使本發明之技術內容明瞭，不應成為僅限於此種具體例而進行狹義解釋者，係在本發明之精神與下面揭示之申請專利範圍之範圍內，可進行種種變更而實施者。
1．．．高耐壓電晶體
2．．．電場緩和層
3．．．電場緩和層
4．．．閘極
5．．．源極
6．．．汲極
7．．．溝槽
8．．．半導體基板
9．．．底面
10．．．絕緣膜
11．．．CVD氧化膜
12．．．閘極氧化膜
13．．．光阻圖案
14．．．開口部
15．．．離子
16．．．離子
17．．．離子
18．．．溝槽
19．．．通道區域
20．．．半導體裝置
21．．．ESD保護電路
22．．．輸出端子
23．．．內部電路
24．．．CVD氧化膜
25．．．佈線
圖1係顯示實施形態之高耐壓電晶體之構成平面圖。
圖2係沿圖1所示之剖面I－I線之剖面圖。
圖3係沿圖1所示之剖面II－II線之剖面圖。
圖4係用於說明上述高耐壓電晶體之製造方法之沿上述剖面I－I線之剖面圖。
圖5係用於說明上述高耐壓電晶體之製造方法之沿上述剖面I－I線之剖面圖。
圖6係用於說明上述高耐壓電晶體之製造方法之沿上述剖面II－II線之剖面圖。
圖7係用於說明上述高耐壓電晶體之製造方法之沿上述剖面I－I線之剖面圖。
圖8係用於說明上述高耐壓電晶體之製造方法之沿上述剖面II－II線之剖面圖。
圖9係用於說明上述高耐壓電晶體之製造方法之沿上述剖面I－I線之剖面圖。
圖10係用於說明上述高耐壓電晶體之製造方法之沿上述剖面II－II線之剖面圖。
圖11係用於說明上述高耐壓電晶體之製造方法之圖。
圖12係用於說明上述高耐壓電晶體之製造方法之沿上述剖面I－I線之剖面圖。
圖13係顯示實施形態之高耐壓電晶體之變形例之構成剖面圖。
圖14係顯示實施形態之高耐壓電晶體之另一變形例之構成剖面圖。
圖15係顯示具備上述高耐壓電晶體之半導體裝置構成之電路圖。
圖16係顯示具備先前之高耐壓電晶體之半導體裝置構成之電路圖。
圖17係顯示先前之高耐壓電晶體之構成剖面圖。
圖18係用於說明先前之其他高耐壓電晶體之製造方法之剖面圖。
圖19係用於說明先前之其他高耐壓電晶體之製造方法之剖面圖。
圖20係用於說明先前之其他高耐壓電晶體之製造方法之剖面圖。
圖21係用於說明先前之其他高耐壓電晶體之構成之平面圖。
圖22係用於說明先前之另一其他之高耐壓電晶體之製造方法之剖面圖。
圖23係用於說明先前之又一其他之高耐壓電晶體之製造方法之剖面圖。
2．．．電場緩和層
3．．．電場緩和層
4．．．閘極
5．．．源極
6．．．汲極
7．．．溝槽
8．．．半導體基板
9．．．底面
10．．．絕緣膜
11．．．CVD氧化膜
12．．．閘極氧化膜
16．．．離子
17．．．離子
19．．．通道區域

Claims (12)

  1. 一種高耐壓電晶體，其具備：在形成於第1傳導型半導體基板上之第1溝槽所設置之閘極；在前述閘極之兩側，與前述閘極分別隔著特定間隔所形成之源極及汲極；沿前述溝槽之前述源極側之側壁與前述溝槽之前述汲極側之側壁所形成之第1電場緩和層；及包圍前述源極及汲極，且在前述閘極與前述源極之間、前述閘極與前述汲極之間所形成之第2電場緩和層；且汲極．源極擴散層之耐壓比電晶體之耐壓低1~3 V。
  2. 如請求項1之高耐壓電晶體，其中前述半導體基板表面之基板雜質濃度比前述第1電場緩和層之基板雜質濃度高。
  3. 如請求項1之高耐壓電晶體，其中前述溝槽底面之基板雜質濃度比前述第1電場緩和層之基板雜質濃度低。
  4. 如請求項1之高耐壓電晶體，其中前述溝槽底面下側之基板雜質濃度比前述溝槽底面之基板雜質濃度高。
  5. 一種高耐壓電晶體之製造方法，其係請求項1之高耐壓電晶體之製造方法；其在半導體基板上形成前述第1溝槽，埋入CVD氧化膜；從前述第1溝槽之側壁至其外側，形成以期望之寬度開口之第1光阻；以前述第1光阻作為掩膜，佈植第2傳導型之第1離子，沿前述第1溝槽之側壁形成第1電場緩和層。
  6. 如請求項5之高耐壓電晶體之製造方法，其中除去位於形成前述第1電場緩和層範圍之第1溝槽內之CVD氧化膜，形成第2溝槽；在前述第2溝槽之側面與底面形成閘極氧化膜後，在前述第2溝槽形成閘極。
  7. 如請求項6之高耐壓電晶體之製造方法，其中形成以期望之寬度覆蓋前述閘極之絕緣膜；以前述絕緣膜作為掩膜，佈植第2傳導型之第2離子，在前述絕緣膜之兩側形成源極及汲極；佈植第2傳導型之第3離子，在前述源極及汲極之下部、與前述絕緣膜之下部形成第2電場緩和層，與前述第1電場緩和層進行電性連接。
  8. 如請求項5之高耐壓電晶體之製造方法，其中前述第1離子在比前述第1溝槽之底面淺的位置佈植。
  9. 如請求項7之高耐壓電晶體之製造方法，其中前述第3離子在比前述第1離子之佈植位置淺，且比前述第2離子之佈植位置深的位置佈植。
  10. 如請求項7之高耐壓電晶體之製造方法，其中藉由前述半導體基板表面之基板雜質濃度與前述第3離子之佈植，設定汲極．源極接面耐壓。
  11. 如請求項5之高耐壓電晶體之製造方法，其中藉由前述半導體基板表面之基板雜質濃度及前述溝槽底面之基板雜質濃度，與前述第1離子之佈植，設定電晶體耐壓。
  12. 一種半導體裝置，其具備請求項1之高耐壓電晶體，與連接於前述高耐壓電晶體之輸出端子。
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