KR20080028296A - 고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법 - Google Patents

고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법 Download PDF

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Abstract

서지 전압/전류에 의해 게이트 산화막이 파괴되는 것을 방지하는 고내압 트랜지스터는, 반도체 기판에 형성된 트렌치에 설치된 게이트 전극, 게이트 전극의 양측에 게이트 전극으로부터 각각 소정의 간격을 두고 형성된 소스 및 드레인, 트렌치의 소스측 측벽과 트렌치의 드레인측 측벽을 따라 형성된 전계 완화층, 및 게이트 전극과 소스 사이와, 게이트 전극과 드레인 사이에 형성된 전계 완화층을 구비한다.
전도형 반도체 기판, 트렌치, 게이트 전극, 기판 불순물 농도

Description

고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압 트랜지스터의 제조 방법{HIGH WITHSTAND VOLTAGE TRANSISTOR AND MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR DEVICE ADOPTING HIGH WITHSTAND VOLTAGE TRANSISTOR}
본 발명은, 고내압 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 액정 드라이버 등에 있어서, 트렌치 구조를 갖는 고내압 트랜지스터 및 그 제조 방법에 관한 것이다.
종래부터 고내압 MOS 트랜지스터로서 기능하는 반도체 장치가 제안되어 있다. 이 고내압 MOS 트랜지스터는, 도 17 에 나타내는 바와 같이, 실리콘 기판 (71) 에 소자 분리용 아이솔레이션 영역 (72) 과, 전계 완화층 (73) 이 형성되고, 게이트 산화막 (74) 을 개재시켜 전계 완화층 (73) 에 양단부에서 겹쳐지도록 게이트 전극 (75) 이 형성되어 있고, 게이트 전극 (75) 의 양측에, 게이트 전극 (75) 과 일정 거리를 두고, 이른바 오프셋 구조의 소스/드레인 영역 (76) 이 형성되어 있다. 이러한 구조의 고내압 MOS 트랜지스터에서는, 고내압을 확보하기 위해, 통상 게이트 길이 및 전계 완화층 (73) 이 어느 정도 크게 형성되어 있다.
이에 대하여, 고집적화를 도모하기 위해, 예를 들어, 특허 문헌 1 (일본 공 개특허공보 평4-251980호 (평성 4 년 (1992 년) 9 월 8 일 공개)) 에, 트렌치를 사용한 고내압 MOS 트랜지스터가 제안되어 있다. 이 고내압 MOS 트랜지스터는, 도 18 에 나타내는 바와 같이, 먼저, N 형 반도체 기판 (50) 에 트렌치 (60) 를 형성하고, 트렌치 (60) 의 측면과 저면에 P 형-불순물 확산층 (61) 을 형성한다. 다음으로, 도 19 에 나타내는 바와 같이, 트렌치 (60) 의 저면을 더욱 깊이 파서 트렌치 (62) 를 형성한다. 그 후, 도 20 에 나타내는 바와 같이, 트렌치 (62) 의 측면과 저면의 표층에, 예를 들어, 열산화법에 의해 산화막 (63) 을 형성하고, 트렌치 (62) 를 포함하는 반도체 기판 (50) 상 전체면에 CVD 법을 이용하여 폴리실리콘막을 형성한다. 폴리실리콘막을, 포토리소그래피 및 에칭 기술에 의해 게이트 전극 (64) 에 패터닝하고, P-LDD 용 저농도 확산층 (65) 을 형성하고, 게이트 전극 (64) 의 측벽에 사이드 월 (66) 을 형성하고, P 형 고농도 불순물 확산층 (67) 을 통상의 제조 방법에 의해 형성하고, 도 20 및 도 21 에 나타내는 P 형 고내압 MOS 트랜지스터를 얻는다.
얻어진 P 형 고내압 MOS 트랜지스터는, 트렌치 (62) 를 덮도록 게이트 전극 (64) 이 형성되어 있고, 게이트 전극 (64) 의 측벽에는 사이드 월 (66) 이 배치되어 있고, 이것에 인접하여 소스/드레인 영역이 되는 P 형 고농도 불순물층 (67) 이 배치되어 있고, P 형 고농도 불순물층 (67) 과 트렌치 (62) 의 주위에는 LOCOS 법에 의한 아이솔레이션 영역 (68) 이 형성되어 있고, 게이트 전극 (64) 과 아이솔레이션 영역 (68) 이 겹쳐지는 영역에 메탈 배선과 접속하기 위한 컨택트 영역 (69) 이 형성되어 있다.
이 고내압 MOS 트랜지스터에 의하면, 전계 완화층으로서 기능하는 P 형-불순물 확산층 (61) 이 트렌치 (62) 의 측면에 형성되므로, 트랜지스터의 점유 면적을 축소할 수 있다. 그러나, 트렌치 (60) 를 형성한 후, 더욱 깊이 파서 트렌치 (62) 를 형성하기 때문에 공정이 복잡해져 제조 비용이 높아지고, 수율을 저하시킨다.
또, 게이트 전극 (64) 의 측벽에는 사이드 월 (66) 을 형성하고, 아이솔레이션 영역 (68) 에는 게이트 전극 (64) 과 메탈 배선의 컨택트 영역 (69) 을 형성할 필요가 있기 때문에, 그 만큼 고내압 MOS 트랜지스터의 축소 효과가 감소한다.
이들 문제를 해결한 것으로서, 예를 들어, 일본 공개특허공보 2004-39985호 (특허 문헌 2 (평성 16 년 (2004 년) 2 월 5 일 공개)) 는, 경사 방향을 따른 이온 주입에 의해 트렌치의 측벽에 드리프트 확산을 형성한 고내압 MOS 트랜지스터를 제안하고 있다. 이 고내압 MOS 트랜지스터는, 도 22 에 나타내는 바와 같이, 반도체 기판 (40) 에 트렌치 (41) 를 형성하고, 경사 방향을 따른 이온 주입에 의해 트렌치 (41) 의 측벽에 드리프트 확산층 (42) 을 형성한다. 그 경사 방향의 이온 주입시, 트렌치 (41) 의 저벽은 트렌치 (41) 의 개구부 가장자리의 음영이 되어 이온이 주입되지 않는다.
그 후, 도 23 에 나타내는 바와 같이, 트렌치 (41) 의 측벽과 저면에 게이트 산화막 (43) 을 형성하고, 트렌치 (41) 에 게이트 전극 (44) 을 매립하고, 이온 주입에 의해 고농도 불순물 확산층 (45), 층간 절연막 (46) 및 드레인·소스·게이트 전극 배선 (47) 을 형성하고, 도 23 에 나타내는 고내압 MOS 트랜지스터를 얻는다.
도 23 에 나타내는 고내압 MOS 트랜지스터는, 제조 방법이 간략화, 또한 고집적화되어 있지만, 게이트 전극 (44) 과 고농도 불순물 확산층 (45) 이 인접하고 있기 때문에, 게이트 전극 (44) 에 의한 전계의 영향을 받아 고내압 MOS 트랜지스터의 내압이 저하되어 고내압화가 곤란하다는 문제가 있다.
또한, 도 22 에 나타내는 바와 같이, 트렌치 (41) 의 측벽에 경사 방향으로 이온을 주입하여 드리프트 확산층 (42) 을 형성하기 때문에, 드리프트 확산층 (42) 을 형성하기 위한 이온 주입의 주입각 (θ) 으로 게이트 길이 (트렌치 (41) 의 폭) (a) 와 드리프트 확산층 (42) 의 길이 (b) 가 관련된다 (b=a/tanθ). 이 때문에, 트렌치 (41) 의 깊이가 정해지면 게이트 길이 (트렌치 (41) 의 폭) 가 일의적으로 정해진다. 따라서, 트랜지스터의 특성 편차의 영향이 큰 회로 (예를 들어, 액정 드라이버의 출력 회로) 의 설계시에, 게이트 길이를 크게 하여 제조 공정의 가공 정밀도 편차의 영향을 작게 할 수 없다는 문제점이 생기고, 그러한 회로에서는 상기와 같은 축소화된 고내압 트랜지스터를 사용할 수 없게 된다.
또, 종래의 액정 드라이버 등의 반도체 장치에 있어서는, 출력/전원 단자에 직접 트랜지스터를 접속하면 출력/전원 단자에 서지 (surge) 전압이 가해진 경우, 서지 전압은 게이트 근방까지 도달하여 게이트 산화막 파괴 등의 문제가 발생한다. 이 때문에, ESD 보호 회로로서, 보호 저항, 보호 다이오드 등을 출력/전원 단자마다 형성하여 서지 전압이 내부 회로에 영향을 주지 않도록 해야 한다는 문제가 있었다.
최근, 고내압 트랜지스터를 사용하는 액정 드라이버는, 부품 점 수를 줄여 액정 패널의 제조 비용을 저감시키기 위해, 출력 단자수가 급속히 증가하고, 출력 단자마다 상당한 면적을 차지하는 ESD 보호 회로를 형성해야 하므로, 칩에 차지하는 ESD 보호 회로의 면적은 무시할 수 없게 되어 있다.
본 발명의 목적은, 이들 문제점을 해결하여, 서지 전압/전류에 의해 게이트 산화막이 파괴되는 것을 방지할 수 있는 고내압 트랜지스터, 이것을 이용한 반도체 장치 및 고내압 트랜지스터의 제조 방법을 제공하는 것에 있다.
본 발명에 관련되는 고내압 트랜지스터는, 상기 문제점을 해결하기 위해, 제 1 전도형 반도체 기판에 형성된 제 1 트렌치에 설치된 게이트 전극, 상기 게이트 전극의 양측에 상기 게이트 전극으로부터 각각 소정의 간격을 두고 형성된 소스 및 드레인, 상기 트렌치의 상기 소스측 측벽과 상기 트렌치의 상기 드레인측 측벽을 따라 형성된 제 1 전계 완화층, 및 상기 소스 및 드레인을 둘러싸고, 또한 상기 게이트 전극과 상기 소스 사이와, 상기 게이트 전극과 상기 드레인 사이에 형성된 제 2 전계 완화층을 구비하고, 드레인·소스 확산층의 내압이 트랜지스터의 내압보다 1∼3V 낮게 되어 있는 것을 특징으로 한다.
내압차가 1V 이하이면, 외부로부터의 서지 전압이 트랜지스터에 인가되었을 때, 소스·드레인 확산층으로부터 기판에 서지 전류가 흐르기 시작하기 전에, 서지 전압이 게이트에 도달하여 트랜지스터를 파괴한다. 내압차가 3V 이상이면, 소스·드레인 확산층으로부터 기판에 서지 전류가 흘러 게이트에 서지 전압이 도달하지는 않지만, 트랜지스터 내압을 높게 하기 위해 트랜지스터의 치수가 커진다.
본 발명에 관련되는 고내압 트랜지스터의 제조 방법은, 상기 문제점을 해결 하기 위해, 본 발명에 관련되는 고내압 트랜지스터를 제조하는 방법으로서, 반도체 기판에 상기 제 1 트렌치를 형성하여 CVD 산화막을 매립하고, 상기 제 1 트렌치의 측벽으로부터 외측으로 원하는 폭으로 개구된 제 1 포토레지스트를 형성하고, 상기 제 1 포토레지스트를 마스크로 하여 제 2 전도형의 제 1 이온을 주입하고, 상기 제 1 트렌치의 측벽을 따라 제 1 전계 완화층을 형성하는 것을 특징으로 한다.
본 발명에 관련되는 반도체 장치는, 상기 문제점을 해결하기 위해, 본 발명에 관련되는 고내압 트랜지스터와, 상기 고내압 트랜지스터에 접속된 출력 단자를 구비한 것을 특징으로 한다.
본 발명에 관련되는 고내압 트랜지스터는, 상기 과제를 해결하기 위해, 제 1 위치보다 깊은 제 2 위치에 있어서의 기판 불순물 농도가, 상기 제 1 위치에 있어서의 기판 불순물 농도보다 낮게 되어 있고, 상기 제 2 위치보다 깊은 제 3 위치에 있어서의 기판 불순물 농도가, 상기 제 2 위치에 있어서의 기판 불순물 농도보다 높게 되어 있는 제 1 전도형 반도체 기판을 형성하고, 상기 제 2 위치에 저면을 갖는 트렌치를 상기 반도체 기판에 형성하여 CVD 산화막을 매립하고, 상기 트렌치의 양측 측벽을 따라 제 2 전도형의 제 1 이온을 주입하여 제 1 전계 완화층을 형성하고, 상기 CVD 산화막을 상기 트렌치로부터 제거하여 게이트 전극을 상기 트렌치에 매립하고, 상기 게이트 전극을 원하는 폭으로 덮는 절연막을 형성하고, 상기 절연막을 마스크로 하여 제 2 전도형의 제 2 이온을 주입하여 상기 절연막의 양측에 소스 및 드레인을 형성하고, 제 2 전도형의 제 3 이온을 주입하고, 상기 게이트 전극과 상기 소스 사이, 상기 소스의 하부, 상기 게이트 전극과 상기 드레인 사이, 및 상기 드레인의 하부에 제 2 전계 완화층을 형성하는 것을 특징으로 한다.
이 특징에 의해, 제 1 위치보다 깊은 제 2 위치에 있어서의 기판 불순물 농도가, 상기 제 1 위치에 있어서의 기판 불순물 농도보다 낮게 되어 있고, 상기 제 2 위치보다 깊은 제 3 위치에 있어서의 기판 불순물 농도가, 상기 제 2 위치에 있어서의 기판 불순물 농도보다 높게 되어 있는 제 1 전도형 반도체 기판을 형성하고, 상기 트렌치의 양측 측벽을 따라 제 2 전도형의 제 1 이온을 주입하여 제 1 전계 완화층을 형성하고, 제 2 전도형의 제 3 이온을 주입하고, 상기 게이트 전극과 상기 소스 사이, 상기 소스의 하부, 상기 게이트 전극과 상기 드레인 사이, 및 상기 드레인의 하부에 제 2 전계 완화층을 형성한다. 이를 위해, 제 2 전계 완화층의 기판 불순물 농도는, 제 1 전계 완화층의 기판 불순물 농도보다 높게 되기 때문에, 드레인·소스 접합 내압이 트랜지스터 내압보다 낮아진다. 이 때문에, 고내압 트랜지스터에 의해 구성된 반도체 장치의 출력 단자에 서지 전압이 인가되면, 드레인 및 소스를 구성하는 고농도 확산층으로부터 반도체 기판에 서지 전류가 흐르고, 서지 전압은 급속히 감쇠되어 고내압 트랜지스터의 게이트 전극 근방까지 도달하지는 않는다. 따라서, 서지 전압/전류에 의해 게이트 산화막이 파괴되는 것을 방지할 수 있다.
본 발명의 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
본 발명에 의하면, 서지 전압/전류에 의해 게이트 산화막이 파괴되는 것을 방지할 수 있는 고내압 트랜지스터, 이것을 이용한 반도체 장치 및 고내압 트랜지스터의 제조 방법을 제공할 수 있다.
본 발명의 일 실시형태에 대해 도 1 내지 도 15 에 기초하여 설명하면 이하와 같다.
도 1 은, 실시형태에 관련되는 고내압 트랜지스터 (1) 의 구성을 나타내는 평면도이고, 도 2 는, 도 1 에 나타나는 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 3 은, 도 1 에 나타나는 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 고내압 트랜지스터 (1) 는, 반도체 기판 (8) 의 표면에 수직인 방향으로부터 보아, 서로 평행하게 배치된 스트라이프 형상의 CVD 산화막 (11) 을 구비한다. 도 1 및 도 2 에 있어서 중앙에 배치된 CVD 산화막 (11) 을 절단하여 형성된 트렌치 (7) 에 게이트 전극 (4) 이 매립되어 있다. 트렌치 (7) 의 저면 및 양측면과 반도체 기판 (8) 의 표면을 덮도록 게이트 산화막 (12) 이 형성되어 있다.
게이트 전극 (4) 의 양측에 게이트 전극 (4) 으로부터 각각 소정의 간격을 두고 형성된 소스 (5) 및 드레인 (6) 이 반도체 기판 (8) 의 표면에 노출되어 형성되어 있다. 트렌치 (7) 의 소스 (5) 측의 측벽과 트렌치 (7) 의 드레인 (6) 측의 측벽을 따라 전계 완화층 (2) 이 소정의 깊이로 형성되어 있다. 게이트 전극 (4) 과 소스 (5) 사이와, 게이트 전극 (4) 과 드레인 (6) 사이에 전계 완화층 (3) 이 형성되어 있다. 전계 완화층 (3) 은, 전계 완화층 (2) 의 상면보다 깊 은 위치까지 형성되어 있다.
CVD 산화막 (11) 은, 소자 분리를 위해 반도체 기판 (8) 에 매립되어 있다. 중앙의 CVD 산화막 (11) 에 인접하여 게이트 전극 (4) 이 매립되어 있다. 소스 (5) 및 드레인 (6) 은, 드레인/소스 확산이 되는 N 형 고농도 불순물 확산층에 의해 구성되어 있다. 반도체 기판 (8) 의 표면에 드레인/소스 확산이 되는 고농도 불순물을 이온 주입할 때 마스크로서 기능하는 절연막 (10) 이 게이트 전극 (4) 을 덮고 있다. 도 2 의 단면 Ⅰ-Ⅰ 의 방향은, 고내압 트랜지스터의 게이트 길이 방향이다. 도 3 의 단면 Ⅱ-Ⅱ 의 방향은, 고내압 트랜지스터의 게이트 폭 방향이다.
도 2 에 나타내는 고내압 트랜지스터의 게이트 길이 방향의 단면에 있어서, 트렌치 (7) 의 측벽과 저면을 열산화하여 게이트 산화막 (12) 이 형성되어 있다. 그 게이트 산화막 (12) 상에 게이트 전극 (4) 이 매립되어 있다. 게이트 전극 (4) 을 원하는 폭으로 절연막 (10) 이 덮고 있다. 절연막 (10) 양측의 반도체 기판 (8) 의 표면에 소스 (5) 및 드레인 (6) 이 형성되어 있다. 트렌치 (7) 의 측면에 전계 완화층 (2) 이 형성되어 있다. 전계 완화층 (3) 은, 소스 (5) 와 게이트 전극 (4) 사이, 및 소스 (5) 와 전계 완화층 (2) 사이에 형성되어 있고, 또, 드레인 (6) 과 게이트 전극 (4) 사이, 및 드레인 (6) 과 전계 완화층 (2) 사이에 형성되어 있다. 트렌치 (7) 의 저면에 채널 영역 (19) 이 형성되어 있다.
도 3 에 나타내는 트랜지스터의 게이트 폭 방향의 단면에 있어서, 게이트 전극 (4) 의 측면은 소자 분리를 위한 CVD 산화막 (11) 에 인접하고, 게이트 전극 (4) 을 원하는 폭으로 덮는 절연막 (10) 이 형성되어 있고, 게이트 전극 (4) 의 저면에 채널 영역 (19) 이 형성되어 있다.
도 4 는, 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도이다. 처음에, 도 4 에 나타내는 바와 같이 P 형 반도체 기판 (8) 에 소자 분리를 위해, 각각 깊이 0.3∼2㎛ 의 트렌치 (18) 를 형성하고, 그들 트렌치 (18) 에 도 4 에 나타내는 바와 같이 CVD 산화막 (11) 을 매립한다. CVD 산화막 (11) 을 매립하는 방법은 예를 들어, CMP 처리에 의해 실시한다. 트렌치 (18) 의 폭은 예를 들어, 0.3∼1㎛ 이다. 트렌치 (18) 의 깊이와 폭은 고내압 트랜지스터가 필요로 하는 내압에 의해 설정하고, 트랜지스터의 내압이 높아짐과 함께 그들의 치수는 커진다. 예시한 치수로는 10∼100V 의 트랜지스터 내압을 실현할 수 있다.
이하에서는, Nch 트랜지스터 내압이 30V 인 경우를 예로 들어 기술한다. 그 경우, 트렌치 (18) 의 폭은 0.4㎛, 트렌치 (18) 의 깊이는 0.8㎛ 이다.
도 5 는 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 6 은 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 다음으로, 포토리소그래피로 고내압 트랜지스터를 형성하는 영역에 개구부 (14) 를 갖는 포토레지스트 패턴 (13) 을 형성한다. 여기에서 포토레지스트 패턴 (13) 은 트렌치 (18) 의 측벽 양측을 포함하는 영역을 개구한 개구부 (14) 를 갖고, 그 개구 치수는, 예를 들어, 0.8∼1.0㎛ (트렌치 (18) 의 폭 0.4㎛ 의 양측 0.2∼0.3㎛) 이다. 포토레지스트 패턴 (13) 을 마스크로 하여 이온 (15) 을 주입하여 트렌치 (18) 의 양측벽 하부에 전계 완화층 (2) 을 형성한다. 전계 완화층 (2) 은, 드리프트 확산층에 의해 구성되어 있다. 이온 (15) 의 주입 조건은, 예를 들어, 인 300keV, 8.0×1012㎠, 및 인 150keV, 1.0×1013㎠ 이다.
도 7 은 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 8 은 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 도 7, 도 8 에 나타내는 바와 같이, 포토레지스트 패턴 (13) 을 마스크로 하여 트렌치 (18) 의 CVD 산화막 (11) 을 부분적으로 제거함으로써 트렌치 (7) 를 형성한다. 도 7 에 나타내는 트렌치 (7) 의 폭이 고내압 트랜지스터의 게이트 길이가 되고, 도 8 에 나타내는 트렌치 (7) 의 폭이 고내압 트랜지스터의 게이트 폭이 된다.
도 9 는 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이고, 도 10 은 단면 Ⅱ-Ⅱ 를 따른 단면도이다. 희생 산화 처리를 실시하여 트렌치 (7) 의 내벽을 희생 산화하고, 그 희생 산화막을 제거한 후, 트렌치 (7) 의 내벽을 다시 산화하여 게이트 산화막 (12) 을 형성한다. 그 후, 트렌치 (7) 에 게이트 전극 (4) 을 매립한다. 그 방법은 예를 들어, CMP 법이다.
그리고, 논리 트랜지스터의 사이드 월을 형성하기 위한 절연막을 퇴적하고, 포토리소그래피로 게이트 전극 (4) 의 양측을, 예를 들어, 각각 0.1∼0.3㎛ 덮는 형상으로 절연막 (10) 을 형성한다. 여기에서 희생 산화막의 막두께는 예를 들어, 20∼50㎚, 게이트 산화막 (12) 의 막두께는 예를 들어, 50∼80㎚, 절연막 (10) 의 막두께는 예를 들어, CVD 산화막으로 100㎚ 인데, 절연막 (10) 은, CVD SiN 막, CVD SiN/SiO2 복합막이어도 된다. 단, 후술하는 이온 (16) 의 주입을 마스크하고, 제 3 이온 (17) 의 주입은 관통하는 막두께이어야 한다.
여기에서, 절연막 (10) 의 폭이 게이트 전극 (4) 의 양측 0.1㎛ 이하인 경우, 게이트 전극의 전계의 영향을 받아 트랜지스터의 내압이 저하된다. 한편, 0.4㎛ 이상인 경우, 트랜지스터의 축소 효과가 감소한다.
도 11 은, 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 도면이다. 도 11 에 나타내는 바와 같이, 소스 (5) 및 드레인 (6) 이 되는 고농도 확산층을 형성하기 위해, 절연막 (10) 을 마스크로 하여 이온 (16) 을 주입하고, 또한 절연막 (10) 을 관통하여 전계 완화층 (2) 에 접촉하는 깊이로 이온 (17) 을 주입하고, 고농도 확산층에 의해 구성되는 소스 (5) 및 드레인 (6) 과 제 2 전계 완화층 (3) 을 각각 형성한다. 여기에서, 이온 (16) 의 주입 조건은, 예를 들어, 비소 40keV 5×1015㎠, 이온 (17) 의 주입 조건은, 예를 들어, 인 100keV 4×1012㎠ 이다.
도 12 는, 고내압 트랜지스터 (1) 의 제조 방법을 설명하기 위한 단면 Ⅰ-Ⅰ 을 따른 단면도이다. 그 후, 통상의 반도체 장치 제조 공정으로 CVD 산화막 (24) 을 형성하고, 드레인, 소스 및 게이트 전극으로의 배선 (25) 을 형성함으로써, 도 12 에 나타내는 N 형 고내압 트랜지스터가 형성된다.
여기에서, 도 11 에 나타내는 바와 같이, 고내압 트랜지스터의 내압은, 이온 (15) 의 주입에 의해 형성되는 전계 완화층 (2) 과, 그 전계 완화층 (2) 근방의 반 도체 기판 (8) 의 불순물 농도 분포에 따라 설정할 수 있다. 한편, 드레인·소스의 접합 내압은, 이온 (16, 17) 의 주입에 의해 형성되는 소스 (5) 및 드레인 (6) (고농도 확산층), 및 전계 완화층 (3) 과 그 근방의 반도체 기판 (8) 의 불순물 농도 분포에 따라 설정할 수 있다. 이와 같이, 고내압 트랜지스터의 내압과 드레인·소스의 접합 내압은 각각 독립적으로 설정할 수 있다.
구체적으로는, 고내압 트랜지스터의 내압보다 드레인·소스의 접합 내압이 2V 낮아지도록, 반도체 기판 (8) 의 불순물 농도 분포와 이온 (15, 16, 17) 의 주입 조건을 설정한다.
이를 위해, 반도체 기판 (8) 의 불순물 농도 분포를 형성하는 조건으로서, 예를 들어, 비저항 10Ω㎝ 의 P 형 규소에 붕소 50keV 2.0×1013㎠ 및 붕소 150keV 1.0×1012㎠ 및 붕소 400keV 1.0×1012㎠ 및 붕소 800keV 1.0×1013㎠ 의 이온 주입을 실시하여, 이온 (17) 의 주입에 의해 형성되는 전계 완화층 (3) 근방의 반도체 기판 (8) 의 불순물 농도가 3×1017cm-3, 트렌치 (7) 의 저면 (9) 근방의 반도체 기판 (8) 의 불순물 농도가 5×1016cm-3, 트렌치 (7, 18) 의 저면 하측의 반도체 기판 (8) 의 불순물 농도가 1.5×1017cm- 3 으로 설정된다.
그 때의 반도체 기판 (8) 의 표면으로부터의 깊이에 대한 반도체 기판 (8) 의 불순물 농도 분포와 각 부위의 작용을 도 11 에 병기한다. 위치 a 의 불순물 농도는 드레인·소스 접합 내압을 원하는 값으로 하도록 설정한다. 위치 b 의 불순물 농도는, 트랜지스터 내압을 원하는 값으로 하기 위해 설정하고, 위치 c 의 불순물 농도는, 트랜지스터의 임계 전압을 원하는 값으로 하기 위해 설정한다. 위치 d 의 불순물 농도는, 트랜지스터 및 소자간의 펀치스루 내압을 원하는 값으로 하기 위해 설정한다.
그 후, 상기 실시형태에 나타내는 고내압 트랜지스터를 형성함으로써, 트랜지스터 내압은 30V, 소스·드레인 확산층의 접합 내압은 28V 가 된다.
여기에서 반도체 기판 (8) 의 불순물 농도 분포, 트렌치 (7) 의 치수 (깊이와 폭), 이온 (15, 16, 17) 의 주입 조건, 및 게이트 산화막 (12) 의 두께를 필요로 하는 내압에 따라 변경함으로써, 10∼100V 의 트랜지스터 내압과 접합 내압을 실현하는 것이 가능하다. 그 때의 트렌치 (7) 의 깊이는 0.4∼2㎛, 트렌치 (7) 의 폭은 0.3∼1㎛, 이온 (17) 의 주입에 의해 형성되는 전계 완화층 (3) 근방의 반도체 기판 (8) 의 불순물 농도는 5×1015∼5×1017cm-3, 트렌치 (7) 의 저면 근방의 반도체 기판 (8) 의 불순물 농도는 1×1015∼1×1017cm-3, 게이트 산화막 (12) 의 두께는 28∼300㎚ 이다.
도 13 은, 실시형태에 관련되는 변형예의 고내압 트랜지스터 (1a) 의 구성을 나타내는 단면도이다. 상기 서술한 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 붙이고 있다. 따라서, 이들 구성 요소의 상세한 설명은 생략한다.
고내압 트랜지스터 (1a) 에 설치된 게이트 전극 (4a) 은, 반도체 기판 (8) 의 표면으로부터 솟아오르도록 하여 형성되어 있다. 게이트 전극 (4a) 의 반도 체 기판 (8) 상의 측면에는, 사이드 월 (26a) 이 형성되어 있다. 이와 같이, 게이트 전극은, 반도체 기판 (8) 의 표면으로부터 솟아오르도록 하여 형성되어 있어도 된다.
도 14 는, 다른 변형예의 고내압 트랜지스터 (1b) 의 구성을 나타내는 단면도이다. 고내압 트랜지스터 (1b) 에 설치된 게이트 전극 (4b) 은, 반도체 기판 (8) 의 표면으로부터 움푹 패여 형성되어 있다. 게이트 전극 (4b) 상에는, 사이드 월 (26b) 이 게이트 산화막 (12) 의 측벽을 따라 형성되어 있다. 이와 같이, 게이트 전극은, 반도체 기판 (8) 의 표면으로부터 움푹 패여 형성되어 있어도 된다.
도 15 는 고내압 트랜지스터 (1) 를 구비한 반도체 장치 (20) 의 구성을 나타내는 회로도이고, 도 16 은 종래의 고내압 트랜지스터를 구비한 반도체 장치의 구성을 나타내는 회로도이다. 반도체 장치 (20) 는, 복수개의 고내압 트랜지스터 (1) 를 갖는 내부 회로 (23) 를 구비한다. 고내압 트랜지스터 (1) 에는, 출력 단자 (22) 가 직접 접속되어 있다.
종래의 반도체 장치는, 복수개의 고내압 트랜지스터 (91) 를 갖는 내부 회로 (93) 를 구비한다. 종래의 반도체 장치에는, ESD 보호 회로 (92) 가 설치되어 있다. ESD 보호 회로 (92) 는, 보호 저항과 2 개의 보호 다이오드를 갖는다. 고내압 트랜지스터 (91) 는, ESD 보호 회로 (92) 를 통하여 출력 단자 (22) 에 접속되어 있다.
본 실시형태의 고내압 트랜지스터 (1) 를 출력 단자 (22) 및 전원 단자에 직 접 접속하는 반도체 장치 (20) 를 제조한 경우, 출력 단자 (22) 및 전원 단자로부터 서지 전압이 인가되었을 때, 서지 전압은 고내압 트랜지스터 (1) 의 소스·드레인에 도달하는데, 드레인·소스의 고농도 확산층으로부터 반도체 기판에 서지 전류가 흐르고, 서지 전압은 급속히 감쇠되어 게이트 전극 근방에는 도달하지 않는다.
서지 전압에 의해 발생하는 서지 전류를 흘리는데 충분한 금속 배선과, 그 서지 전류를 반도체 기판 (8) 에 빼내는데 충분한 드레인·소스 확산 면적을 확보하고, 드레인 (6) 및 소스 (5) 의 고농도 확산층과 게이트 전극 (4) 을 원하는 폭만큼 떨어지게 하면, 서지 전압은, 드레인 (6) 및 소스 (5) 의 고농도 확산층으로부터 반도체 기판 (8) 에 서지 전류가 흐르고 급속히 감쇠되어 게이트 전극 (4) 에 도달하지 않는다. 이 때문에, 서지 전압에 의한 게이트 산화막 (12) 의 파괴가 일어나지 않는다. 따라서, 종래의 도 16 에 나타내는 구성과 같이, ESD 보호 회로 (92) 를 형성할 필요가 없어지고, 도 15 에 나타내는 바와 같이, 출력 단자 (22) 를 직접, 고내압 트랜지스터 (1) 에 접속하는 회로 구성이 가능하게 된다.
이상의 실시형태에서는, N 형 고내압 트랜지스터의 예를 나타냈는데, P 형 고내압 트랜지스터에 대해서도 동일하게 본 발명을 적용하는 것이 가능하다.
이와 같이, 본 실시형태에서는, 제 1 전도형 반도체 기판 (8) 에 소자 분리를 위한 제 1 트렌치 (18) 를 형성하고, 제 1 트렌치 (18) 에 CVD 산화막 (11) 의 매립을 실시한다. 그 때의 제 1 트렌치 (18) 의 저면보다 0.5∼1㎛ 깊은 위치의 반도체 기판의 불순물 농도를 비교적 높게 설정하여 소자 간의 펀치스루 내압을 확보한다.
또한, 제 1 트렌치 (18) 의 일부에 고내압 트랜지스터를 형성하기 위해, 포토리소그래피에 의해 트랜지스터 형성 영역의 포토레지스트를 제거하고, 그 영역의 제 1 트렌치 (18) 의 양측 벽부에 제 2 전도형의 제 1 이온 (15) 의 주입을 실시한 후, 트랜지스터 형성 영역의 제 1 트렌치 (18) 내의 CVD 산화막 (11) 을 부분적으로 제거하여 제 2 트렌치 (7) 를 형성한다.
그 후, 제 2 트렌치 (7) 의 측벽 및 저면을 열산화하여 게이트 산화막 (12) 을 형성하고, 제 2 트렌치 (7) 에 게이트 전극 (4) 의 매립을 실시한다. 그 때의 제 2 트렌치 (7) 의 저면 근방의 반도체 기판의 불순물 농도는 원하는 임계 전압이 되도록 설정해 둔다.
게이트 전극 (4) 을 원하는 폭으로 덮는 절연막 (10) 을 형성하고, 소스 (5) 및 드레인 (6) (고농도 확산층) 을 형성하기 위해, 절연막 (10) 을 마스크로 하여 제 2 전도형의 제 2 이온 (16) 의 주입을 실시한다. 또한, 게이트 전극 (4) 의 양측 절연막 (10) 의 하측과, 소스 (5) 및 드레인 (6) (고농도 확산층) 의 하측에 전계 완화층 (3) 을 형성하기 위해, 제 2 전도형의 제 3 이온 (17) 을 주입한다.
트렌치 (7) 의 측벽부에서 전계 완화층 (2) 과 전계 완화층 (3) 이 일부 겹쳐져 드리프트 확산층을 형성하고, 게이트 전극 (4) 은 절연막 (10) 에 의해 마스크된 거리만큼, 소스 (5) 및 드레인 (6) (고농도 확산층) 에 대해서 간격을 둔다.
이상의 공정을 실시함으로써, 트렌치 (7) 에 매립한 게이트 전극 (4) 의 양측에 형성되는 소스 (5) 및 드레인 (6) (고농도 확산층) 을, 트랜지스터의 드레인·소스 전극으로 하고, 트렌치 (7) 의 양측 벽부와 게이트 전극 (4) 의 양측 절연 막 (10) 에 덮이는 영역에 전계 완화를 위한 드리프트 확산을 형성하고, 트렌치 (7) 의 저면에 트랜지스터의 채널 영역을 형성하여 고내압 트랜지스터 구조가 완성된다.
이러한 구조의 고내압 트랜지스터의 드레인·소스 사이에 전압을 인가하는 경우, 도 2 에 나타내는 바와 같이, 드레인·소스 확산단 (B) 과 게이트 전극단 (A) 은, 절연막 (10) 이, 고농도 확산층을 형성하는 이온 (16) 의 주입을 마스크한 거리만큼 떨어져 있기 때문에, 드리프트 확산단 (B) 에서의 전계는 게이트 전극단 (A) 의 전계의 영향을 거의 받지 않아 트랜지스터의 항복 내압은 높아진다.
또한, 트렌치 (7) 의 측벽에 대해서 수직 방향으로 공핍층이 확대되는 것에 추가하여, 트렌치 (7) 의 저면보다 하측의 반도체 기판 (8) 의 불순물 농도를 비교적 높게 함으로써, 트렌치 (7) 의 저면에는 거의 공핍층이 확대되지 않기 때문에, 트렌치 (7) 의 저면의 치수를 작게 해도 트랜지스터의 펀치스루 내압은 거의 저하되지 않는다. 따라서, 매우 작은 트랜지스터 치수로도 높은 펀치스루 내압을 확보할 수 있다.
이상의 결과, 매우 작은 치수의 게이트 길이로 매우 높은 내압의 트랜지스터를 실현할 수 있다.
또한, 제 2 전도형의 제 1 이온 (15) 이 주입되는 부위의 제 1 전도형 기판 불순물 농도를 상대적으로 낮게 하고, 제 3 이온 (17) 이 주입되는 부위의 제 1 전도형의 기판 불순물 농도를 상대적으로 높게 함으로써, 이온 (15, 16, 17) 의 주입 조건과, 절연막 (10) 이 게이트 전극 (4) 을 덮는 폭을 원하는 값으로 설정함으로 써, 트랜지스터 내압보다 소스·드레인의 정션 내압 (접합 내압) 을 원하는 전압만큼 낮게 설정하는 것이 가능하다.
즉, 소스 (5) 및 드레인 (6) (고농도 확산층) 과 전계 완화층 (3) 으로 이루어지는 드레인·소스 확산과, 트랜지스터 내압의 고내압화를 도모하는 전계 완화층 (2) 이, 반도체 기판 (8) 내에 있어서의 상이한 깊이로 형성되기 때문에, 전계 완화층 (3) 근방의 반도체 기판 (8) 의 불순물 농도를 비교적 높게 하고, 드레인 확산층의 접합 내압을 비교적 낮게 하는 것이 가능하다. 한편, 전계 완화층 (3) 근방의 반도체 기판 (8) 의 불순물 농도를 비교적 낮게 하고, 또한 절연막 (10) 이 게이트 전극 (4) 을 원하는 폭으로 덮어 게이트 전극 (4) 과 소스 (5) 및 드레인 (6) (고농도 확산층) 사이의 거리를 원하는 값으로 함으로써 트랜지스터 내압을 비교적 높게 하는 것이 가능하다.
그러한 고내압 트랜지스터를 이용하여 반도체 장치를 제조한 경우, 출력 단자 및 전원 단자로부터 서지 전압이 인가되었을 때, 서지 전압은, 고내압 트랜지스터의 소스·드레인에 도달하는데, 게이트 전극에는 도달하지 않고, 드레인·소스의 고농도 확산층으로부터 반도체 기판에 서지 전류가 흐르고, 서지 전압은 급속히 감쇠된다.
출력 단자에 접속하는 고내압 트랜지스터에 있어서, 서지 전압에 의해 발생하는 서지 전류를 흘리는데 충분한 금속 배선과, 그 서지 전류를 반도체 기판 (8) 에 빼내는데 충분한 드레인·소스 확산 면적을 확보하고, 드레인·소스의 고농도 확산층과 게이트 전극 (4) 을 원하는 폭만큼 떨어지게 하면, 서지 전압은, 드레인 ·소스의 고농도 확산층으로부터 반도체 기판 (8) 에 서지 전류가 흐르고 급속히 감쇠되어 게이트 전극 (4) 에 도달하지 않기 때문에, 서지 전압에 의한 게이트 산화막 (12) 의 파괴가 일어나지 않는다.
따라서, 도 16 과 같이 출력 단자 (22) 및 전원 단자에 인가된 서지 전압으로부터 내부 회로 (93) 를 보호하기 위한 ESD 보호 회로 (92) 를 형성할 필요가 없어져, 도 15 와 같은 출력 단자 (22) 와 내부 회로 (23) 를 직결하는 회로 구성이 가능해진다.
상기 구조의 고내압 트랜지스터에서는, 전계 완화 작용을 바꾸지 않고 반도체 기판 표면에 있어서의 드리프트 확산층 (전계 완화층) 의 형성 면적을 실질적으로 제로로 할 수 있고, 짧은 게이트 길이로도 고내압을 실현할 수 있는 미세한 고내압 트랜지스터의 제조 방법을 제공한다.
또한, 출력 단자 및 전원 단자에 ESD 보호 회로를 형성할 필요가 없어지므로, 대폭적인 칩 축소가 가능해지고, 출력 단자수가 많고 저비용이 요구되는 액정 드라이버 등에 최적인 반도체 장치의 제조 방법을 제공한다.
이상과 같이 본 실시형태에 의하면, 트렌치를 형성하고, 그 측벽에 전계 완화층을 형성했기 때문에, 전계 완화층이 반도체 기판 상에 차지하는 면적을 제로에 가깝게 하여 고내압 트랜지스터의 점유 면적의 대폭적인 (30∼50%) 축소를 도모할 수 있다.
또한, 상기 고내압 트랜지스터의 내압보다 드레인·소스 접합 내압이 1∼3V 낮아지도록, 반도체 기판 (8) 의 불순물 농도 분포와 이온 (15, 16, 17) 의 주입 조건을 설정한 경우를 생각한다.
그러한 고내압 트랜지스터에 의해 구성된 반도체 장치의 출력 단자에 서지 전압이 인가되면, 서지 전류는 출력 단자를 거쳐 드레인·소스 확산으로부터 반도체 기판에 흐르고 급속히 감쇠된다. 출력 단자로부터 상기 드레인·소스 확산까지의 전류 용량을 서지 전류보다 커지도록 설계함으로써, 서지 전압이 고내압 트랜지스터의 게이트 전극 근방에 도달하지는 않게 되어, 서지 전압/전류에 의해 게이트 산화막 (12) 이 파괴되는 등의 문제가 일어나지 않게 된다. 따라서, ESD 보호 회로 (92) 를 형성할 필요가 없어져, 상기 효과와 함께 칩 사이즈의 대폭 (30∼50%) 적인 축소가 가능해진다.
본 발명은 상기 서술한 실시형태에 한정되는 것이 아니고, 청구항에 나타낸 범위에서 여러 가지의 변경이 가능하다. 즉, 청구항에 나타낸 범위에서 적절하게 변경한 기술적 수단을 조합하여 얻어지는 실시형태에 대해서도 본 발명의 기술적 범위에 포함된다.
본 발명은, 액정 드라이버 등에 있어서, 트렌치 구조를 갖는 고내압 트랜지스터, 이것을 이용한 반도체 장치 및 고내압 트랜지스터의 제조 방법에 적용할 수 있다.
본 실시형태에 관련되는 고내압 트랜지스터에서는, 상기 트렌치 저면의 기판 불순물 농도는, 상기 제 1 전계 완화층의 기판 불순물 농도보다 낮고, 또한, 상기 트렌치 저면 하측의 기판 불순물 농도는, 상기 트렌치 저면의 기판 불순물 농도보다 높게 되어 있는 것이 바람직하다.
상기 구성에 의하면, 임계 전압의 증대를 막으면서, 트랜지스터의 전자 애벌란시 (electron avalanche) 항복 내압과 펀치스루 내압을 원하는 값으로 설정할 수 있다.
본 실시형태에 관련되는 고내압 트랜지스터에서는, 상기 반도체 기판 표면의 기판 불순물 농도는, 상기 제 1 전계 완화층의 기판 불순물 농도보다 높게 되어 있는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터에서는, 상기 트렌치 저면의 기판 불순물 농도는, 상기 제 1 전계 완화층의 기판 불순물 농도보다 낮게 되어 있는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터에서는, 상기 트렌치 저면 하측의 기판 불순물 농도는, 상기 트렌치 저면의 기판 불순물 농도보다 높게 되어 있는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 제 1 전계 완화층을 형성한 범위에 있는 제 1 트렌치 내의 CVD 산화막을 제거하여 제 2 트렌치를 형성하고, 상기 제 2 트렌치의 측면과 저면에 게이트 산화막을 형성한 후, 상기 제 2 트렌치에 게이트 전극을 형성하는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 게이트 전극을 원하는 폭으로 덮는 절연막을 형성하고, 상기 절연막을 마스크로 하여 제 2 전도형의 제 2 이온을 주입하여 상기 절연막의 양측에 소스 및 드레인을 형성하고, 제 2 전도형의 제 3 이온을 주입하여, 상기 소스 및 드레인의 하부와, 상기 절연막 의 하부에 제 2 전계 완화층을 형성하여 상기 제 1 전계 완화층과 전기적으로 접속하는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 제 1 이온은, 상기 제 1 트렌치의 저면보다 얕은 위치에 주입하는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 제 3 이온은, 상기 제 1 이온의 주입 위치보다 얕고, 상기 제 2 이온의 주입 위치보다 깊은 위치에 주입하는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 반도체 기판 표면의 기판 불순물 농도와 상기 제 3 이온의 주입에 의해, 드레인·소스 접합 내압이 설정되는 것이 바람직하다.
본 실시형태에 관련되는 고내압 트랜지스터의 제조 방법에서는, 상기 반도체 기판 표면의 기판 불순물 농도 및 상기 트렌치 저면의 기판 불순물 농도와 상기 제 1 이온의 주입에 의해, 트랜지스터 내압이 설정되는 것이 바람직하다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확하게 하는 것으로서, 그러한 구체예에만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
도 1 은, 실시형태에 관련되는 고내압 트랜지스터의 구성을 나타내는 평면도.
도 2 는, 도 1 에 나타나는 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 3 은, 도 1 에 나타나는 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 4 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 5 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 6 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 7 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 8 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 9 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 10 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅱ-Ⅱ 를 따른 단면도.
도 11 은, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 도면.
도 12 는, 상기 고내압 트랜지스터의 제조 방법을 설명하기 위한 상기 단면 Ⅰ-Ⅰ 을 따른 단면도.
도 13 은, 실시형태에 관련되는 고내압 트랜지스터의 변형예의 구성을 나타내는 단면도.
도 14 는, 실시형태에 관련되는 고내압 트랜지스터의 다른 변형예의 구성을 나타내는 단면도.
도 15 는, 상기 고내압 트랜지스터를 구비한 반도체 장치의 구성을 나타내는 회로도.
도 16 은, 종래의 고내압 트랜지스터를 구비한 반도체 장치의 구성을 나타내는 회로도.
도 17 은, 종래의 고내압 트랜지스터의 구성을 나타내는 단면도.
도 18 은, 종래의 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 19 는, 종래의 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 20 은, 종래의 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 21 은, 종래의 다른 고내압 트랜지스터의 구성을 설명하기 위한 평면도.
도 22 는, 종래의 또 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 23 은, 종래의 또 다른 고내압 트랜지스터의 제조 방법을 설명하기 위한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 고내압 트랜지스터 2, 3 : 전계 완화층
4 : 게이트 전극 5 : 소스
6 : 드레인 7 : 트렌치
8 : 반도체 기판 9 : 저면
10 : 절연막

Claims (12)

  1. 제 1 전도형 반도체 기판에 형성된 제 1 트렌치에 설치된 게이트 전극,
    상기 게이트 전극의 양측에 상기 게이트 전극으로부터 각각 소정의 간격을 두고 형성된 소스 및 드레인,
    상기 트렌치의 상기 소스측 측벽과 상기 트렌치의 상기 드레인측 측벽을 따라 형성된 제 1 전계 완화층, 및
    상기 소스 및 드레인을 둘러싸고, 또한 상기 게이트 전극과 상기 소스 사이와, 상기 게이트 전극과 상기 드레인 사이에 형성된 제 2 전계 완화층을 구비하고,
    드레인·소스 확산층의 내압이 트랜지스터의 내압보다 1∼3V 낮게 되어 있는, 고내압 트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체 기판 표면의 기판 불순물 농도는, 상기 제 1 전계 완화층의 기판 불순물 농도보다 높게 되어 있는, 고내압 트랜지스터.
  3. 제 1 항에 있어서,
    상기 트렌치 저면의 기판 불순물 농도는, 상기 제 1 전계 완화층의 기판 불순물 농도보다 낮게 되어 있는, 고내압 트랜지스터.
  4. 제 1 항에 있어서,
    상기 트렌치 저면 하측의 기판 불순물 농도는, 상기 트렌치 저면의 기판 불순물 농도보다 높게 되어 있는, 고내압 트랜지스터.
  5. 제 1 항에 기재된 고내압 트랜지스터의 제조 방법으로서,
    반도체 기판에 제 1 트렌치를 형성하여 CVD 산화막을 매립하고,
    상기 제 1 트렌치의 측벽으로부터 외측으로 원하는 폭으로 개구된 제 1 포토레지스트를 형성하고,
    상기 제 1 포토레지스트를 마스크로 하여 제 2 전도형의 제 1 이온을 주입하고, 상기 제 1 트렌치의 측벽을 따라 제 1 전계 완화층을 형성하는, 고내압 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 전계 완화층을 형성한 범위에 있는 제 1 트렌치 내의 CVD 산화막을 제거하여 제 2 트렌치를 형성하고,
    상기 제 2 트렌치의 측면과 저면에 게이트 산화막을 형성한 후, 상기 제 2 트렌치에 게이트 전극을 형성하는, 고내압 트랜지스터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극을 원하는 폭으로 덮는 절연막을 형성하고,
    상기 절연막을 마스크로 하여 제 2 전도형의 제 2 이온을 주입하여 상기 절연막의 양측에 소스 및 드레인을 형성하고,
    제 2 전도형의 제 3 이온을 주입하고, 상기 소스 및 드레인의 하부와, 상기 절연막의 하부에 제 2 전계 완화층을 형성하여 상기 제 1 전계 완화층과 전기적으로 접속하는, 고내압 트랜지스터의 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 1 이온은, 상기 제 1 트렌치의 저면보다 얕은 위치에 주입하는, 고내압 트랜지스터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 3 이온은, 상기 제 1 이온의 주입 위치보다 얕고, 상기 제 2 이온의 주입 위치보다 깊은 위치에 주입하는, 고내압 트랜지스터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 반도체 기판 표면의 기판 불순물 농도와 상기 제 3 이온의 주입에 의해, 드레인·소스 접합 내압이 설정되는, 고내압 트랜지스터의 제조 방법.
  11. 제 5 항에 있어서,
    상기 반도체 기판 표면의 기판 불순물 농도 및 상기 트렌치 저면의 기판 불 순물 농도와 상기 제 1 이온의 주입에 의해, 트랜지스터 내압이 설정되는, 고내압 트랜지스터의 제조 방법.
  12. 제 1 항에 기재된 고내압 트랜지스터와,
    상기 고내압 트랜지스터에 접속된 출력 단자를 구비하는, 반도체 장치.
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