JPH03142971A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH03142971A JPH03142971A JP1283234A JP28323489A JPH03142971A JP H03142971 A JPH03142971 A JP H03142971A JP 1283234 A JP1283234 A JP 1283234A JP 28323489 A JP28323489 A JP 28323489A JP H03142971 A JPH03142971 A JP H03142971A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- diffusion layer
- gate electrode
- forming
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 230000000694 effects Effects 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000007772 electrode material Substances 0.000 claims 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 16
- 230000006866 deterioration Effects 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明１＆ ゲート酸化膜を介してゲート電極に相対
する基板表面に濃度の高いソース／ドレイン拡散層の端
部と濃度の低いソース／ドレイン拡散層とを有する半導
体装置およびその製造方法に関すん 従来の技術 半導体装置はますます微細化される傾向にあるｈ文 そ
れにともなって様々な問題が発生してきている。その問
題のひとつにＭＯＳトランジスタのホットキャリア発生
による特性の劣化があも これはトランジスタの寸法が
小さくなるにしたがってドレイン付近での電界が強くな
ることにより、ホットキャリアが発生し それによって
トランジスタ特性の劣化がもたらされるものであも こ
の問題を解決するためにはドレイン付近での電界を緩和
する必要があり、そのためにいくつかの構造が提案され
ている力文 そのうち有望とされている方法にＬｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ 構造（以下ＬＤＤ
構造と呼ぶ）がある。このＬＤＤ構造の中でもホットキ
ャリア劣化が生じにくく、相互コンダクタンスが大きく
とれる構造として提案されたものに逆Ｔゲート構造があ
ん この構造については 例えばアイ・イー・イー・イ
ー・エレクトロン・デバイス・レターズＥＤＬ−８（１
９８７年）第１５１頁から第１５３頁（ＩＥＥＥ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＬＥＴＴＥＲ３，ＥＤＬ−
８（１９８７）ＰＰ、 １５１−１５３）に発表されて
おり、その製造方法とトランジスタ特性について述べら
れている。この技術により形成されたトランジスタ構造
を従来例とし その断面図を第４図（ａ）〜（Ｃ）に示
し 以下で簡単にその製造工程についてのべる。
する基板表面に濃度の高いソース／ドレイン拡散層の端
部と濃度の低いソース／ドレイン拡散層とを有する半導
体装置およびその製造方法に関すん 従来の技術 半導体装置はますます微細化される傾向にあるｈ文 そ
れにともなって様々な問題が発生してきている。その問
題のひとつにＭＯＳトランジスタのホットキャリア発生
による特性の劣化があも これはトランジスタの寸法が
小さくなるにしたがってドレイン付近での電界が強くな
ることにより、ホットキャリアが発生し それによって
トランジスタ特性の劣化がもたらされるものであも こ
の問題を解決するためにはドレイン付近での電界を緩和
する必要があり、そのためにいくつかの構造が提案され
ている力文 そのうち有望とされている方法にＬｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ 構造（以下ＬＤＤ
構造と呼ぶ）がある。このＬＤＤ構造の中でもホットキ
ャリア劣化が生じにくく、相互コンダクタンスが大きく
とれる構造として提案されたものに逆Ｔゲート構造があ
ん この構造については 例えばアイ・イー・イー・イ
ー・エレクトロン・デバイス・レターズＥＤＬ−８（１
９８７年）第１５１頁から第１５３頁（ＩＥＥＥ ＥＬ
ＥＣＴＲＯＮ ＤＥＶＩＣＥＬＥＴＴＥＲ３，ＥＤＬ−
８（１９８７）ＰＰ、 １５１−１５３）に発表されて
おり、その製造方法とトランジスタ特性について述べら
れている。この技術により形成されたトランジスタ構造
を従来例とし その断面図を第４図（ａ）〜（Ｃ）に示
し 以下で簡単にその製造工程についてのべる。
Ｐ型半導体基板１上阪 フィールド酸化膜２、ゲート酸
化膜８を形成した眞 多結晶Ｓｉ １２を堆積ＬＡ
燐（Ｐ）を拡散し その表面を薄く酸化して表面酸化膜
１３を形成すも フォトレジストでゲート電極パターン
を形成して表面酸化膜１３および多結晶Ｓｉ １２をエ
ツチングすも この時、下地であるゲート酸化膜８が露
出するまで多結晶５ｉ１２をエツチングせ載 薄く多結
晶Ｓｉを残すようにエツチングを途中で止めも フォト
レジストを除去した状態Ｆ、 ｎ−拡散層形成のため
の燐（Ｐ）のイオン注入を行う（第４図（ａ））。次に
ＣＶＤ−３ｔｏｐ膜の堆積とその膜の異方性エツチン
グにより、側壁スペーサ１４を形成し、さらに薄く残し
た多結晶Ｓｉを異方性エツチングしてゲート電極９を形
成すも この状態でｎ９拡散層形成のための砒素（Ａ
ｓ ）のイオン注入を行１．％ 熱処理を施してｎ−
拡散層７、ｎ゛拡散層３を形成する（第４図（ｂ））。
化膜８を形成した眞 多結晶Ｓｉ １２を堆積ＬＡ
燐（Ｐ）を拡散し その表面を薄く酸化して表面酸化膜
１３を形成すも フォトレジストでゲート電極パターン
を形成して表面酸化膜１３および多結晶Ｓｉ １２をエ
ツチングすも この時、下地であるゲート酸化膜８が露
出するまで多結晶５ｉ１２をエツチングせ載 薄く多結
晶Ｓｉを残すようにエツチングを途中で止めも フォト
レジストを除去した状態Ｆ、 ｎ−拡散層形成のため
の燐（Ｐ）のイオン注入を行う（第４図（ａ））。次に
ＣＶＤ−３ｔｏｐ膜の堆積とその膜の異方性エツチン
グにより、側壁スペーサ１４を形成し、さらに薄く残し
た多結晶Ｓｉを異方性エツチングしてゲート電極９を形
成すも この状態でｎ９拡散層形成のための砒素（Ａ
ｓ ）のイオン注入を行１．％ 熱処理を施してｎ−
拡散層７、ｎ゛拡散層３を形成する（第４図（ｂ））。
その眞 層間絶縁膜ｌＯおよび配線１１を形成してトラ
ンジスタが完成する（第４図（Ｃ〉）。
ンジスタが完成する（第４図（Ｃ〉）。
以上に述べた製造方法によって作製されたトランジスタ
においてｉｔ ｎ−拡散層７上にゲート電極９が完全
に覆いかぶさる形となるので、ホットキャリアによる劣
化が生じにくくなり、また相互コンダクタンスが大きく
なること力ｔ 報告されてい忍 発明が解決しようとする課題 しかしながら上に述べた方法によれば ゲート電極９を
構成する多結晶Ｓｉ １２のエツチングを途中で止める
という方法により、ｎ−拡散層形成用のイオン注入を行
うための薄い多結晶Ｓｉの部分を形成している力交 一
般にこのような方法では残すべき膜厚の制御が難しく、
この膜厚が安定して制御されていないとイオン注入によ
って形成されるｎ゛拡散層の不純物プロファイルが大き
く変わる危険性があも また 側壁スペーサ１４の形成は 側壁スペーサ材料の
堆積とその異方性エツチングによって行われる力交 そ
の工程においてはダスト発生の確率が高く、ダストによ
る不良を生じ易いという問題があも そこΔ 本発明は上述した改良されたＬＤＤ構造を実現
する半導体装置 および制御性の良（＼歩留の高〜＼
かつより簡単な半導体装置の製造方法を提供することを
目的としていも 課題を解決するための手段 本発明は上述の課題を解決するた吹 一導電型半導体基
板上の活性トランジスタ領域に凹部を有し 前記凹部を
除く半導体基板表面に形成された反対導電型の第１のソ
ース／ドレイン拡散層と、前記第１の拡散層に接し前記
凹部の底部に至るまでの側壁部に一導電型で前記第１の
拡散層よりも濃度の低い第２のソース／ドレイン拡散層
と、前記凹部の表面に形成されたゲート酸化膜を介して
前記凹部に埋め込まれたゲート電極とを有することを特
徴とする半導体装置である。
においてｉｔ ｎ−拡散層７上にゲート電極９が完全
に覆いかぶさる形となるので、ホットキャリアによる劣
化が生じにくくなり、また相互コンダクタンスが大きく
なること力ｔ 報告されてい忍 発明が解決しようとする課題 しかしながら上に述べた方法によれば ゲート電極９を
構成する多結晶Ｓｉ １２のエツチングを途中で止める
という方法により、ｎ−拡散層形成用のイオン注入を行
うための薄い多結晶Ｓｉの部分を形成している力交 一
般にこのような方法では残すべき膜厚の制御が難しく、
この膜厚が安定して制御されていないとイオン注入によ
って形成されるｎ゛拡散層の不純物プロファイルが大き
く変わる危険性があも また 側壁スペーサ１４の形成は 側壁スペーサ材料の
堆積とその異方性エツチングによって行われる力交 そ
の工程においてはダスト発生の確率が高く、ダストによ
る不良を生じ易いという問題があも そこΔ 本発明は上述した改良されたＬＤＤ構造を実現
する半導体装置 および制御性の良（＼歩留の高〜＼
かつより簡単な半導体装置の製造方法を提供することを
目的としていも 課題を解決するための手段 本発明は上述の課題を解決するた吹 一導電型半導体基
板上の活性トランジスタ領域に凹部を有し 前記凹部を
除く半導体基板表面に形成された反対導電型の第１のソ
ース／ドレイン拡散層と、前記第１の拡散層に接し前記
凹部の底部に至るまでの側壁部に一導電型で前記第１の
拡散層よりも濃度の低い第２のソース／ドレイン拡散層
と、前記凹部の表面に形成されたゲート酸化膜を介して
前記凹部に埋め込まれたゲート電極とを有することを特
徴とする半導体装置である。
また 本発明は第２のソース／ドレイン拡散層の形成に
は凹部の段差によるイオン注入の影効果を利用するもの
であも 作用 本発明による技術的手段によれば 凹部の側壁あるいは
凹部の底面を除く側壁および半導体基板表面に影効果を
利用して選択的に形成された第２のソース／ドレイン拡
散層とゲート電極とがゲート酸化膜を介して相対するの
で、第２のソース／ドレイン拡散層を完全にゲート電極
で覆ったＬＤＤトランジスタの形成が可能となん 実施例 （実施例１） 本発明の第１の実施例の断面図を製造工程の順を追って
第１図（ａ）〜（ｅ）に示した 以下にこの図にそって
順に工程内容を説明すＬＰ型半導体基板上１にフィール
ド絶縁膜２を形成した（第１図（ａ） ） ’ＪＬ
たとえば砒素（Ａｓ）を加速エネルギー８０ｋｅＶ、
ドーズ量５Ｘ１０”ａｍ−２でイオン注入し 熱処理と
酸化を行うことにより、活性トランジスタ領域にｎ゛拡
散層３と酸化膜４を形成すも まム 熱拡散法によって
ｎ゛拡散層３を形成してもよ鶏 次に 凹部形成のため
のパターンをフォトレジスト５で形成しく第２図（ｂ）
）、異方性ドライエツチングにより凹部６を形成する。
は凹部の段差によるイオン注入の影効果を利用するもの
であも 作用 本発明による技術的手段によれば 凹部の側壁あるいは
凹部の底面を除く側壁および半導体基板表面に影効果を
利用して選択的に形成された第２のソース／ドレイン拡
散層とゲート電極とがゲート酸化膜を介して相対するの
で、第２のソース／ドレイン拡散層を完全にゲート電極
で覆ったＬＤＤトランジスタの形成が可能となん 実施例 （実施例１） 本発明の第１の実施例の断面図を製造工程の順を追って
第１図（ａ）〜（ｅ）に示した 以下にこの図にそって
順に工程内容を説明すＬＰ型半導体基板上１にフィール
ド絶縁膜２を形成した（第１図（ａ） ） ’ＪＬ
たとえば砒素（Ａｓ）を加速エネルギー８０ｋｅＶ、
ドーズ量５Ｘ１０”ａｍ−２でイオン注入し 熱処理と
酸化を行うことにより、活性トランジスタ領域にｎ゛拡
散層３と酸化膜４を形成すも まム 熱拡散法によって
ｎ゛拡散層３を形成してもよ鶏 次に 凹部形成のため
のパターンをフォトレジスト５で形成しく第２図（ｂ）
）、異方性ドライエツチングにより凹部６を形成する。
この異方性ドライエツチングＣ上 たとえばまずＣＨ
Ｆ５ガスを用いて酸化膜４を反応性イオンエツチング法
によりエツチングした後に 塩素系のガスを用いて半導
体基板１を反応性イオンエツチング法によりエツチング
することによってなされる。次に 凹部６の側壁部分に
選択的に例えば燐（Ｐ）を加速エネルギー６０ ｋ ｅ
Ｖ、 ドーズ量２×１０１１０ｌ３”でイオン注入
する（第１図（Ｃ））。この側壁部分への選択性Ｃヨ
イオン注入の注入角度をθ（側壁部と底面との境界と
対向する凹部の周辺エツジとを結ぶ面と基板法線とのな
す角度〉あるいはそれ以上の角度とすることにより、イ
オン注入の影効果で凹部６の底面にはイオン注入されな
いことを利用していも この斜めイオン注入を左右から
行って熱処理することによりｎ−拡散層７を形成すも
その眞 凹部６内壁を酸化してゲート酸化膜８を形成し
たとえばｎ°ドープされた多結晶シリコンを堆積し
凹部６の周囲よりも大きなパターンで多結晶シリコンを
エツチングすることによりゲート電極９を形成する（第
１図（ｄ））。以上の構造に 層間絶縁ＭｌＯ堆積工程
と、ｎ・拡散層３およびゲート電極９へのコンタクト孔
形成工程と、Ａ１合金による配線１１形戒工程とを経て
基本的なトランジスタ構造が完成される（第１図（ｅ）
〉。この構造で（友 凹部６の底面がトランジスタのチ
ャネル部に対応し 凹部６の外側と凹部６の側壁がソー
ス／ドレイン領域に対応ずん この構造によれＥ ｎ
−拡散層７のゲート酸化膜８を介した部分にゲート電極
９が存在するので、従来例と同様にホットキャリア劣化
に強く、相互コンダクタンスが大きくなん （実施例２） 次に 本発明の第２の実施例の断面図を第２図に示す。
Ｆ５ガスを用いて酸化膜４を反応性イオンエツチング法
によりエツチングした後に 塩素系のガスを用いて半導
体基板１を反応性イオンエツチング法によりエツチング
することによってなされる。次に 凹部６の側壁部分に
選択的に例えば燐（Ｐ）を加速エネルギー６０ ｋ ｅ
Ｖ、 ドーズ量２×１０１１０ｌ３”でイオン注入
する（第１図（Ｃ））。この側壁部分への選択性Ｃヨ
イオン注入の注入角度をθ（側壁部と底面との境界と
対向する凹部の周辺エツジとを結ぶ面と基板法線とのな
す角度〉あるいはそれ以上の角度とすることにより、イ
オン注入の影効果で凹部６の底面にはイオン注入されな
いことを利用していも この斜めイオン注入を左右から
行って熱処理することによりｎ−拡散層７を形成すも
その眞 凹部６内壁を酸化してゲート酸化膜８を形成し
たとえばｎ°ドープされた多結晶シリコンを堆積し
凹部６の周囲よりも大きなパターンで多結晶シリコンを
エツチングすることによりゲート電極９を形成する（第
１図（ｄ））。以上の構造に 層間絶縁ＭｌＯ堆積工程
と、ｎ・拡散層３およびゲート電極９へのコンタクト孔
形成工程と、Ａ１合金による配線１１形戒工程とを経て
基本的なトランジスタ構造が完成される（第１図（ｅ）
〉。この構造で（友 凹部６の底面がトランジスタのチ
ャネル部に対応し 凹部６の外側と凹部６の側壁がソー
ス／ドレイン領域に対応ずん この構造によれＥ ｎ
−拡散層７のゲート酸化膜８を介した部分にゲート電極
９が存在するので、従来例と同様にホットキャリア劣化
に強く、相互コンダクタンスが大きくなん （実施例２） 次に 本発明の第２の実施例の断面図を第２図に示す。
第２の実施例の製造工程は第１の実施例の製造工程とほ
とんど同様であるｈ文 ゲート電極９を形成する多結晶
シリコンを凹部６の埋め込み部分にのみに残す工程と、
結果としてのゲート電極の形状が異なん このゲート電
極構造１よ ゲート酸化膜８を形成、後ｎ°ドープされ
た多結晶シリコンを堆積する工程と、その多結晶シリコ
ンをエッチバックして凹部７にのみ多結晶シリコンを残
す工程とによって遠戚されも この構造の電気的特性１
よ 基本的に第１の実施例と同様である力交 構造的に
はゲート電極９による基板上の段差が存在しないた取
上層の形成が容易になるという特徴を有すも （実施例３） 本発明の第３の実施例を第３図（ａ）〜（ｅ）に製造工
程順に示した断面図で示ｔｏ Ｐ型半導体基板上ｌに
フィールド絶縁膜２を形成した（第３図（ａ））後、凹
部形成のためのパターンをフォトレジスト５で形ＩＬＬ
基板１の異方性ドライエツチングにより凹部６を形
成する（第３図（ｂ））。フォトレジスト５を除去した
眞 第１の実施例と同様に斜めイオン注入の影効果を利
用して、凹部６の底面部分を除く凹部６の側壁部分およ
び凹部６以外の活性領域部分に選択的眠 例えば燐（Ｐ
）を加速エネルギー６０ｋｅｖ、 ドーズ量２×１０目
ｃ ｍ−”でイオン注入しく第３図（Ｃ））、熱処理し
てｎ−拡散層７を形成すも 次に 凹部６内壁および凹
部６以外の活性領域を酸化してゲート酸化膜８を形成μ
その後たとえばｎ′″ドープされた多結晶シリコンを
堆積し その上に凹部６の周囲よりも大きなパターンを
フォトレジストで形成し それをマスクにして多結晶
シリコンをエツチングする力＼ あるいは第２の実施例
のように凹部６の中にのみ多結晶Ｓｉを残して、ゲート
電極９を形成する（第３図（ｄ））。このゲート電極９
をマスクにしてたとえば砒素（Ａｓ）を加速エネルギー
ｇ Ｏｋ ｅ Ｖ、 ドーズ量５×ｌＯ口ｃｍ−’で
イオン注入し 熱処理を行うことにより、ｎゝ拡散層３
を形成する（第３図（ｅ））。この樵 層間絶縁膜１０
堆積工程かＬ Ａ１合金による配線１１形成工程まで
の工程は第１の実施例と同様であも 以上の３つの実施例において、いずれもｎ−拡散層形成
用のイオン注入後にゲート酸化膜を形成していた力交
ゲート酸化膜をあらかじめ形成した後にｎ−拡散層形成
用のイオン注入を行うことも可能であも 以上述べた実
施例において１上 チャネル部分すなわち凹部６の底面
からみたソース／ドレイン拡散層の深さが浅いの玄 シ
ョートチャネル効果によるしきい値電圧の低下を受けに
くい構造となっている。
とんど同様であるｈ文 ゲート電極９を形成する多結晶
シリコンを凹部６の埋め込み部分にのみに残す工程と、
結果としてのゲート電極の形状が異なん このゲート電
極構造１よ ゲート酸化膜８を形成、後ｎ°ドープされ
た多結晶シリコンを堆積する工程と、その多結晶シリコ
ンをエッチバックして凹部７にのみ多結晶シリコンを残
す工程とによって遠戚されも この構造の電気的特性１
よ 基本的に第１の実施例と同様である力交 構造的に
はゲート電極９による基板上の段差が存在しないた取
上層の形成が容易になるという特徴を有すも （実施例３） 本発明の第３の実施例を第３図（ａ）〜（ｅ）に製造工
程順に示した断面図で示ｔｏ Ｐ型半導体基板上ｌに
フィールド絶縁膜２を形成した（第３図（ａ））後、凹
部形成のためのパターンをフォトレジスト５で形ＩＬＬ
基板１の異方性ドライエツチングにより凹部６を形
成する（第３図（ｂ））。フォトレジスト５を除去した
眞 第１の実施例と同様に斜めイオン注入の影効果を利
用して、凹部６の底面部分を除く凹部６の側壁部分およ
び凹部６以外の活性領域部分に選択的眠 例えば燐（Ｐ
）を加速エネルギー６０ｋｅｖ、 ドーズ量２×１０目
ｃ ｍ−”でイオン注入しく第３図（Ｃ））、熱処理し
てｎ−拡散層７を形成すも 次に 凹部６内壁および凹
部６以外の活性領域を酸化してゲート酸化膜８を形成μ
その後たとえばｎ′″ドープされた多結晶シリコンを
堆積し その上に凹部６の周囲よりも大きなパターンを
フォトレジストで形成し それをマスクにして多結晶
シリコンをエツチングする力＼ あるいは第２の実施例
のように凹部６の中にのみ多結晶Ｓｉを残して、ゲート
電極９を形成する（第３図（ｄ））。このゲート電極９
をマスクにしてたとえば砒素（Ａｓ）を加速エネルギー
ｇ Ｏｋ ｅ Ｖ、 ドーズ量５×ｌＯ口ｃｍ−’で
イオン注入し 熱処理を行うことにより、ｎゝ拡散層３
を形成する（第３図（ｅ））。この樵 層間絶縁膜１０
堆積工程かＬ Ａ１合金による配線１１形成工程まで
の工程は第１の実施例と同様であも 以上の３つの実施例において、いずれもｎ−拡散層形成
用のイオン注入後にゲート酸化膜を形成していた力交
ゲート酸化膜をあらかじめ形成した後にｎ−拡散層形成
用のイオン注入を行うことも可能であも 以上述べた実
施例において１上 チャネル部分すなわち凹部６の底面
からみたソース／ドレイン拡散層の深さが浅いの玄 シ
ョートチャネル効果によるしきい値電圧の低下を受けに
くい構造となっている。
な抵 上記実施例ではＰ型基板上のＮチャネルトランジ
スタの製造方法について述べた力＜、Ｎ型基板上に形成
するＰチャネルトランジスタに本実施例を適用すること
が可能であることは言うまでもなｌｉも 発明の効果 以上述べてきたように 本発明はホットキャリア劣化や
相互コンダクタンスに対しては逆Ｔゲート型トランジス
タと同等の効果を有するものであり、さらにショートチ
ャネル効果の抑制に有効な構造を持つものであも また
その製造方法は簡単化されているため容易に実現可能な
ものであり、半導体装置の微細化 高密度化に非常に有
用である。
スタの製造方法について述べた力＜、Ｎ型基板上に形成
するＰチャネルトランジスタに本実施例を適用すること
が可能であることは言うまでもなｌｉも 発明の効果 以上述べてきたように 本発明はホットキャリア劣化や
相互コンダクタンスに対しては逆Ｔゲート型トランジス
タと同等の効果を有するものであり、さらにショートチ
ャネル効果の抑制に有効な構造を持つものであも また
その製造方法は簡単化されているため容易に実現可能な
ものであり、半導体装置の微細化 高密度化に非常に有
用である。
■・・・Ｐ型半導体基板 ２・・・フィールド酸化膜３
・・・ｎ°拡拡散 ６・・・凹部 ７・・・ｎ−拡散層
８・・・ゲート酸化ｐＬ ９・・・ゲート電極
・・・ｎ°拡拡散 ６・・・凹部 ７・・・ｎ−拡散層
８・・・ゲート酸化ｐＬ ９・・・ゲート電極
Claims (4)
- （１）一導電型半導体基板上の活性トランジスタ領域に
凹部を有し、前記凹部を除く半導体基板表面に形成され
た反対導電型の第１のソース／ドレイン拡散層と、前記
第１の拡散層に接し前記凹部の底部に至るまでの側壁部
に一導電型で前記第１の拡散層よりも濃度の低い第２の
ソース／ドレイン拡散層と、前記凹部の表面に形成され
たゲート酸化膜を介して前記凹部に埋め込まれたゲート
電極とを有することを特徴とする半導体装置。 - （２）一導電型半導体基板上に反対導電型の第１のソー
ス／ドレイン拡散層を形成し、その後その表面を酸化す
る工程と、異方性エッチングにより前記第１の拡散層の
深さより深い凹部を形成する工程と、前記凹部の側壁に
選択的に前記第２の拡散層を形成する工程と、前記凹部
の表面にゲート酸化膜を形成した後、ゲート電極材料を
堆積して前記凹部をゲート電極材料で埋め込む工程とを
有することを特徴とする半導体装置の製造方法。 - （３）一導電型半導体基板上に異方性エッチングにより
凹部を形成する工程と、前記凹部の底面を除く側壁およ
び前記半導体基板表面に選択的に反対導電型の第２のソ
ース／ドレイン拡散層を形成する工程と、前記凹部の表
面にゲート酸化膜を形成した後、ゲート電極材料を堆積
して前記凹部をゲート電極材料で埋め込んでゲート電極
を形成する工程と、前記ゲート電極をマスクにした一導
電型で前記第２の拡散層よりも濃度の高い第１のソース
／ドレイン拡散層を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - （４）段差によるイオン注入の影効果を利用することに
より、一導電型半導体基板上の凹部の側壁あるいは凹部
の底面を除く側壁および半導体基板表面に、選択的に反
対導電型の第２のソース／ドレイン拡散層を形成するこ
とを特徴とする特許請求の範囲第２項または第３項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283234A JPH03142971A (ja) | 1989-10-30 | 1989-10-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283234A JPH03142971A (ja) | 1989-10-30 | 1989-10-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142971A true JPH03142971A (ja) | 1991-06-18 |
Family
ID=17662826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283234A Pending JPH03142971A (ja) | 1989-10-30 | 1989-10-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142971A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001189456A (ja) * | 1999-10-18 | 2001-07-10 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| US6358817B1 (en) | 1997-12-09 | 2002-03-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage unit and method of manufacturing the same |
| EP1205980A1 (en) * | 2000-11-07 | 2002-05-15 | Infineon Technologies AG | A method for forming a field effect transistor in a semiconductor substrate |
| KR100934884B1 (ko) * | 2006-09-26 | 2010-01-06 | 샤프 가부시키가이샤 | 고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법 |
-
1989
- 1989-10-30 JP JP1283234A patent/JPH03142971A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358817B1 (en) | 1997-12-09 | 2002-03-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage unit and method of manufacturing the same |
| JP2001189456A (ja) * | 1999-10-18 | 2001-07-10 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタ及びその製造方法 |
| EP1205980A1 (en) * | 2000-11-07 | 2002-05-15 | Infineon Technologies AG | A method for forming a field effect transistor in a semiconductor substrate |
| KR100934884B1 (ko) * | 2006-09-26 | 2010-01-06 | 샤프 가부시키가이샤 | 고내압 트랜지스터, 이것을 이용한 반도체 장치, 및 고내압트랜지스터의 제조 방법 |
| US7843020B2 (en) | 2006-09-26 | 2010-11-30 | Sharp Kabushiki Kaisha | High withstand voltage transistor and manufacturing method thereof, and semiconductor device adopting high withstand voltage transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4590884B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04102317A (ja) | 半導体装置の製造方法 | |
| JP2002033476A (ja) | 半導体装置およびその製造方法 | |
| JP2003037267A (ja) | 半導体装置の製造方法 | |
| JPH03142971A (ja) | 半導体装置およびその製造方法 | |
| KR19980052470A (ko) | 트랜지스터의 구조 및 제조 방법 | |
| JP3088547B2 (ja) | 半導体装置の製造方法 | |
| JPS6014471A (ja) | 半導体装置の製造方法 | |
| JPH07106557A (ja) | 半導体装置およびその製造方法 | |
| JP2822593B2 (ja) | 半導体装置の製造方法 | |
| JP2741042B2 (ja) | 半導体装置およびその製造方法 | |
| JP4511007B2 (ja) | 半導体装置及びその製造方法 | |
| JPH04255233A (ja) | 半導体装置及びその製造方法 | |
| JPH0376126A (ja) | 半導体装置の製造方法 | |
| KR100325452B1 (ko) | 모스전계효과트랜지스터의제조방법 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| KR100296105B1 (ko) | 반도체 장치의 제조방법 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPH07335893A (ja) | 半導体装置 | |
| JPH04139882A (ja) | 薄膜トランジスタ | |
| JPS6373667A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPS60226168A (ja) | 相補型ｍｏｓ半導体装置 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 | |
| JPH0290628A (ja) | 半導体装置の製造方法 | |
| JPS6376376A (ja) | Ｍｏｓ半導体装置の製造方法 |