JPH06334182A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06334182A JPH06334182A JP14116893A JP14116893A JPH06334182A JP H06334182 A JPH06334182 A JP H06334182A JP 14116893 A JP14116893 A JP 14116893A JP 14116893 A JP14116893 A JP 14116893A JP H06334182 A JPH06334182 A JP H06334182A
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの静電気耐量を向上する
とともに、素子の微細化を図った半導体装置を得る。 【構成】 ＭＯＳトランジスタのソース５，ドレイン６
の少なくとも一方が高濃度拡散層８と低濃度拡散層７と
で二重拡散構造とされ、低濃度拡散層７を高濃度拡散層
８よりも深く、しかも高濃度拡散層８の周囲にのみ配設
する。このとき、高濃度拡散層８は低濃度拡散層７で囲
まれる領域の下面において半導体基板１に接合され、プ
レーン接合の保護ダイオードＤを構成する。ソース，ド
レインを構成する高濃度拡散層の一部で保護ダイオード
を構成するため、素子の微細化が実現される。
とともに、素子の微細化を図った半導体装置を得る。 【構成】 ＭＯＳトランジスタのソース５，ドレイン６
の少なくとも一方が高濃度拡散層８と低濃度拡散層７と
で二重拡散構造とされ、低濃度拡散層７を高濃度拡散層
８よりも深く、しかも高濃度拡散層８の周囲にのみ配設
する。このとき、高濃度拡散層８は低濃度拡散層７で囲
まれる領域の下面において半導体基板１に接合され、プ
レーン接合の保護ダイオードＤを構成する。ソース，ド
レインを構成する高濃度拡散層の一部で保護ダイオード
を構成するため、素子の微細化が実現される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高耐圧ＭＯＳトランジスタの保護装置に関する。
高耐圧ＭＯＳトランジスタの保護装置に関する。
【０００２】
【従来の技術】図４に従来の高耐圧ＭＯＳトランジスタ
の断面構造を示す。Ｐ型半導体基板２１に素子分離領域
としてチャネルＰ型チャネルストッバ２２ａとフィール
ド酸化膜２２を形成し、画成された素子領域の一部の主
面上にゲート絶縁膜２３、ゲート電極２４を形成し、主
面にはＮ型のソース２５とドレイン２６を形成する。こ
こで、ドレイン２６はＮ型低濃度拡散層２７とＮ型高濃
度拡散層２８とで二重拡散構造として構成される。ま
た、他の素子領域にはＮ型低濃度拡散層２７’とＮ型高
濃度拡散層２８’を形成して保護ダイオードＤを構成
し、これをドレイン２６に接続している。この構成で
は、ドレイン２６をＮ型低濃度拡散層２７とＮ型高濃度
拡散層２８とで二重拡散構造とし構成することにより、
ドレイン耐圧を高めている。また、保護ダイオードＤの
ブレークダウンによりＭＯＳトランジスタのゲート絶縁
膜２３の破壊を防止してその静電気耐量を向上させてい
る。
の断面構造を示す。Ｐ型半導体基板２１に素子分離領域
としてチャネルＰ型チャネルストッバ２２ａとフィール
ド酸化膜２２を形成し、画成された素子領域の一部の主
面上にゲート絶縁膜２３、ゲート電極２４を形成し、主
面にはＮ型のソース２５とドレイン２６を形成する。こ
こで、ドレイン２６はＮ型低濃度拡散層２７とＮ型高濃
度拡散層２８とで二重拡散構造として構成される。ま
た、他の素子領域にはＮ型低濃度拡散層２７’とＮ型高
濃度拡散層２８’を形成して保護ダイオードＤを構成
し、これをドレイン２６に接続している。この構成で
は、ドレイン２６をＮ型低濃度拡散層２７とＮ型高濃度
拡散層２８とで二重拡散構造とし構成することにより、
ドレイン耐圧を高めている。また、保護ダイオードＤの
ブレークダウンによりＭＯＳトランジスタのゲート絶縁
膜２３の破壊を防止してその静電気耐量を向上させてい
る。
【０００３】このような高耐圧ＭＯＳトランジスタの保
護装置では、保護ダイオードＤの耐圧はＭＯＳトランジ
スタの耐圧以下に設定する必要があるため、例えば保護
ダイオードＤを構成するＮ型低濃度拡散層２７’の濃度
をＭＯＳトランジスタのドレイン６のＮ型低濃度拡散層
２７の濃度よりも高くしている。このため、保護ダイオ
ードとＭＯＳトランジスタの各Ｎ型低濃度拡散層２７，
２７’を同一工程で形成することができず、それぞれ別
の工程でフォトリソグラフィとイオン注入を行う必要が
あり、工程が複雑化する。また、保護ダイオードにおけ
る接合ブレークダウンは基板表面の接合周囲で生じるた
め、この部分に電流集中が発生し、保護ダイオード自体
が永久破損してしまい、十分な耐量が得られないという
問題がある。更に、ＭＯＳトランジスタとは素子分離領
域によって分離された素子領域に保護ダイオードを独立
して形成しているため、これらの占有面積が大きくな
り、素子の微細化に不利となるという問題がある。
護装置では、保護ダイオードＤの耐圧はＭＯＳトランジ
スタの耐圧以下に設定する必要があるため、例えば保護
ダイオードＤを構成するＮ型低濃度拡散層２７’の濃度
をＭＯＳトランジスタのドレイン６のＮ型低濃度拡散層
２７の濃度よりも高くしている。このため、保護ダイオ
ードとＭＯＳトランジスタの各Ｎ型低濃度拡散層２７，
２７’を同一工程で形成することができず、それぞれ別
の工程でフォトリソグラフィとイオン注入を行う必要が
あり、工程が複雑化する。また、保護ダイオードにおけ
る接合ブレークダウンは基板表面の接合周囲で生じるた
め、この部分に電流集中が発生し、保護ダイオード自体
が永久破損してしまい、十分な耐量が得られないという
問題がある。更に、ＭＯＳトランジスタとは素子分離領
域によって分離された素子領域に保護ダイオードを独立
して形成しているため、これらの占有面積が大きくな
り、素子の微細化に不利となるという問題がある。
【０００４】このため、特開平２−６８４５７号公報で
は、図５に示す構造が提案されている。即ち、Ｐ型半導
体基板３１にフィールド酸化膜３２を形成し、画成され
た素子領域にゲート絶縁膜３３とゲート電極３４を形成
し、ソース３５とドレイン３６をＮ型低不純物濃度領域
３７とＮ型高不純物濃度領域３８とで構成し、ＬＤＤ構
造のＭＯＳトランジスタを構成する。そして、ドレイン
３６においては高不純物濃度領域３８をドレイン３６の
領域よりも横方向に拡張させ、この拡張させた部分を保
護ダイオードＤとして構成したものである。この構成で
は、高不純物濃度領域３８の拡張された部分と半導体基
板３１とで接合が行われるため、前記した例の保護ダイ
オードよりも接合ブレークダウンの耐量を改善すること
ができる。また、素子の占有面積も前記した例のものよ
りも低減することはできる。
は、図５に示す構造が提案されている。即ち、Ｐ型半導
体基板３１にフィールド酸化膜３２を形成し、画成され
た素子領域にゲート絶縁膜３３とゲート電極３４を形成
し、ソース３５とドレイン３６をＮ型低不純物濃度領域
３７とＮ型高不純物濃度領域３８とで構成し、ＬＤＤ構
造のＭＯＳトランジスタを構成する。そして、ドレイン
３６においては高不純物濃度領域３８をドレイン３６の
領域よりも横方向に拡張させ、この拡張させた部分を保
護ダイオードＤとして構成したものである。この構成で
は、高不純物濃度領域３８の拡張された部分と半導体基
板３１とで接合が行われるため、前記した例の保護ダイ
オードよりも接合ブレークダウンの耐量を改善すること
ができる。また、素子の占有面積も前記した例のものよ
りも低減することはできる。
【０００５】
【発明が解決しようとする課題】しかしながら、この構
成においても、高不純物濃度領域３８の拡張部と半導体
基板３１との接合部が半導体基板３１の表面にまで延長
されているため、結果としてこの半導体基板表面部分に
おいて接合ブレークダウンが生じることになり、耐量を
大幅に向上することは困難となる。また、この構成でも
高不純物濃度領域３８を平面方向に拡張して保護ダイオ
ードＤを構成しているため、拡張を行わないＭＯＳトラ
ンジスタに比較して高不純物濃度領域３８を拡張した分
だけ素子の占有面積が大きくなり、素子の微細化に不利
になることは避けられない。本発明の目的は、ＭＯＳト
ランジスタの静電気耐量を向上するとともに、素子の微
細化を図った半導体装置を提供することにある。
成においても、高不純物濃度領域３８の拡張部と半導体
基板３１との接合部が半導体基板３１の表面にまで延長
されているため、結果としてこの半導体基板表面部分に
おいて接合ブレークダウンが生じることになり、耐量を
大幅に向上することは困難となる。また、この構成でも
高不純物濃度領域３８を平面方向に拡張して保護ダイオ
ードＤを構成しているため、拡張を行わないＭＯＳトラ
ンジスタに比較して高不純物濃度領域３８を拡張した分
だけ素子の占有面積が大きくなり、素子の微細化に不利
になることは避けられない。本発明の目的は、ＭＯＳト
ランジスタの静電気耐量を向上するとともに、素子の微
細化を図った半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
ソース，ドレインの少なくとも一方が二重拡散構造のＭ
ＯＳトランジスタの低濃度拡散層を高濃度拡散層よりも
深く、しかも高濃度拡散層の周囲にのみ配設し、かつ高
濃度拡散層は低濃度拡散層で囲まれる領域の下面におい
て半導体基板に接合され、プレーン接合のダイオードを
構成する。例えば、ソース，ドレインの両方が二重拡散
構造とされ、その低濃度拡散層は高濃度拡散層よりも深
く、しかも高濃度拡散層の周囲にのみ配設する。
ソース，ドレインの少なくとも一方が二重拡散構造のＭ
ＯＳトランジスタの低濃度拡散層を高濃度拡散層よりも
深く、しかも高濃度拡散層の周囲にのみ配設し、かつ高
濃度拡散層は低濃度拡散層で囲まれる領域の下面におい
て半導体基板に接合され、プレーン接合のダイオードを
構成する。例えば、ソース，ドレインの両方が二重拡散
構造とされ、その低濃度拡散層は高濃度拡散層よりも深
く、しかも高濃度拡散層の周囲にのみ配設する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示し、（ａ）は平面
図、（ｂ）はそのＡ−Ａ線断面図である。Ｐ型半導体基
板１の表面には素子分離領域としてのＰ型のチャネルス
トッバ２ａとフィールド酸化膜２を有し、このフィール
ド酸化膜２により画成される素子領域にはゲート酸化膜
３と、多結晶シリコンで構成されるゲート電極４がそれ
ぞれ形成される。また、このゲート電極４を挟む素子領
域にはＮ型のソース５とドレイン６が形成されてＭＯＳ
トランジスタが構成される。ここで、ソース５はＮ型高
濃度拡散層で形成され、ドレイン６は二重拡散構造とし
てＮ型低濃度拡散層７とＮ型高濃度拡散層８とで構成さ
れる。更に、Ｎ型低濃度拡散層７はＮ型高濃度拡散層８
の周囲のみに存在してＮ型高濃度拡散層８よりも深く形
成されており、かつＮ型高濃度拡散層８の中間部は直接
Ｐ型半導体基板１に接合されている。なお、（ｂ）に概
略図示するように、前記ソース５とドレイン６のＮ型高
濃度拡散層８にはコンタクト９により図外のソース配
線、ドレイン配線が接続される。
る。図１は本発明の第１実施例を示し、（ａ）は平面
図、（ｂ）はそのＡ−Ａ線断面図である。Ｐ型半導体基
板１の表面には素子分離領域としてのＰ型のチャネルス
トッバ２ａとフィールド酸化膜２を有し、このフィール
ド酸化膜２により画成される素子領域にはゲート酸化膜
３と、多結晶シリコンで構成されるゲート電極４がそれ
ぞれ形成される。また、このゲート電極４を挟む素子領
域にはＮ型のソース５とドレイン６が形成されてＭＯＳ
トランジスタが構成される。ここで、ソース５はＮ型高
濃度拡散層で形成され、ドレイン６は二重拡散構造とし
てＮ型低濃度拡散層７とＮ型高濃度拡散層８とで構成さ
れる。更に、Ｎ型低濃度拡散層７はＮ型高濃度拡散層８
の周囲のみに存在してＮ型高濃度拡散層８よりも深く形
成されており、かつＮ型高濃度拡散層８の中間部は直接
Ｐ型半導体基板１に接合されている。なお、（ｂ）に概
略図示するように、前記ソース５とドレイン６のＮ型高
濃度拡散層８にはコンタクト９により図外のソース配
線、ドレイン配線が接続される。
【０００８】この構成によれば、ドレイン６は、ゲート
側の部位においてＮ型高濃度拡散層８との間にＮ型低濃
度拡散層７が介在されて二重拡散構造として構成される
ため、その耐圧が改善されることは言うまでもない。ま
た、ドレイン６を構成するＮ型高濃度拡散層８は、その
中間部にはＮ型低濃度拡散層７が存在しておらず、その
下面において直接Ｐ型半導体基板１に接合してプレーン
接合の保護ダイオードＤを構成することになる。そし
て、このプレーン接合は、その周囲がＮ型低濃度拡散層
７により囲まれているため、保護ダイオードＤがブレー
クダウンする際に、半導体基板１の表面部位に電流集中
が生じることがなく、保護ダイオードＤの永久破損が防
止され、これによりＭＯＳトランジスタの静電気耐量を
向上することができる。また、一方では、保護ダイオー
ドＤはＭＯＳトランジスタのドレイン６の領域内に形成
されるため、保護ダイオードＤを形成するためにＭＯＳ
トランジスタの素子面積が増大されることはなく、素子
の微細化を図ることができる。
側の部位においてＮ型高濃度拡散層８との間にＮ型低濃
度拡散層７が介在されて二重拡散構造として構成される
ため、その耐圧が改善されることは言うまでもない。ま
た、ドレイン６を構成するＮ型高濃度拡散層８は、その
中間部にはＮ型低濃度拡散層７が存在しておらず、その
下面において直接Ｐ型半導体基板１に接合してプレーン
接合の保護ダイオードＤを構成することになる。そし
て、このプレーン接合は、その周囲がＮ型低濃度拡散層
７により囲まれているため、保護ダイオードＤがブレー
クダウンする際に、半導体基板１の表面部位に電流集中
が生じることがなく、保護ダイオードＤの永久破損が防
止され、これによりＭＯＳトランジスタの静電気耐量を
向上することができる。また、一方では、保護ダイオー
ドＤはＭＯＳトランジスタのドレイン６の領域内に形成
されるため、保護ダイオードＤを形成するためにＭＯＳ
トランジスタの素子面積が増大されることはなく、素子
の微細化を図ることができる。
【０００９】ここで、前記ゲート酸化膜３の膜厚を５０
０Å、Ｎ型高濃度拡散層８は１×１０16ｃｍ-3の砒素を
イオン注入し、Ｎ型低濃度拡散層７は１×１０13ｃｍ-3
のリンをイオン注入して形成することで、ゲート絶縁耐
圧４０Ｖ，Ｎ型低濃度拡散層の接合耐圧５０Ｖ，Ｎ型高
濃度拡散層のプレーン接合耐圧３０Ｖを得ることができ
た。この構成では、ドレイン６に静電気が加わった場
合、Ｎ型高濃度拡散層８のプレーン接合がブレークダウ
ンし、ゲート酸化膜３の絶縁耐圧を４０Ｖ以下にクラン
プする。
０Å、Ｎ型高濃度拡散層８は１×１０16ｃｍ-3の砒素を
イオン注入し、Ｎ型低濃度拡散層７は１×１０13ｃｍ-3
のリンをイオン注入して形成することで、ゲート絶縁耐
圧４０Ｖ，Ｎ型低濃度拡散層の接合耐圧５０Ｖ，Ｎ型高
濃度拡散層のプレーン接合耐圧３０Ｖを得ることができ
た。この構成では、ドレイン６に静電気が加わった場
合、Ｎ型高濃度拡散層８のプレーン接合がブレークダウ
ンし、ゲート酸化膜３の絶縁耐圧を４０Ｖ以下にクラン
プする。
【００１０】図２は図１のＭＯＳトランジスタの製造方
法を工程順に示す断面図である。先ず、図２（ａ）のよ
うに、Ｐ型半導体基板１の素子分離領域にＰ型不純物を
導入してチャネルストッパ２ａを形成した後、その表面
を選択酸化してフィールド酸化膜２を形成し、このフィ
ールド酸化膜２で囲まれた領域を素子領域として画成す
る。そして、素子領域にゲート酸化膜３を形成し、かつ
その上に多結晶シリコン膜を所要の厚さに形成し、これ
らをフォトレジストを用いて選択的にエッチングするこ
とでゲート電極４を形成する。次いで、図２（ｂ）のよ
うに、全面にフォトレジスト１０を形成した上で、ドレ
インの周辺部のみを開口し、このフォトレジスト１０を
マスクにしてリンをイオン注入し、ドレイン６のＮ型低
濃度拡散層７を形成する。
法を工程順に示す断面図である。先ず、図２（ａ）のよ
うに、Ｐ型半導体基板１の素子分離領域にＰ型不純物を
導入してチャネルストッパ２ａを形成した後、その表面
を選択酸化してフィールド酸化膜２を形成し、このフィ
ールド酸化膜２で囲まれた領域を素子領域として画成す
る。そして、素子領域にゲート酸化膜３を形成し、かつ
その上に多結晶シリコン膜を所要の厚さに形成し、これ
らをフォトレジストを用いて選択的にエッチングするこ
とでゲート電極４を形成する。次いで、図２（ｂ）のよ
うに、全面にフォトレジスト１０を形成した上で、ドレ
インの周辺部のみを開口し、このフォトレジスト１０を
マスクにしてリンをイオン注入し、ドレイン６のＮ型低
濃度拡散層７を形成する。
【００１１】次いで、図２（ｃ）のように、全面にＣＶ
Ｄ酸化膜等を堆積し、これを異方性エッチングすること
でゲート電極４及びフィールド酸化膜２の側面に側壁１
１を形成する。その上で、ドレイン側のみをフォトレジ
スト１２で被覆し、これをマスクにしてソース側の側壁
１１をエッチング除去する。その後、図２（ｄ）のよう
に、フォトレジスト１２を除去し、ドレイン側に残され
た側壁１１をマスクにして砒素をイオン注入してソース
５と、ドレイン６のＮ型高濃度拡散層８を形成する。な
お、図１及び図２には層間絶縁膜やソース電極及びドレ
イン電極等の図示は省略している。
Ｄ酸化膜等を堆積し、これを異方性エッチングすること
でゲート電極４及びフィールド酸化膜２の側面に側壁１
１を形成する。その上で、ドレイン側のみをフォトレジ
スト１２で被覆し、これをマスクにしてソース側の側壁
１１をエッチング除去する。その後、図２（ｄ）のよう
に、フォトレジスト１２を除去し、ドレイン側に残され
た側壁１１をマスクにして砒素をイオン注入してソース
５と、ドレイン６のＮ型高濃度拡散層８を形成する。な
お、図１及び図２には層間絶縁膜やソース電極及びドレ
イン電極等の図示は省略している。
【００１２】図３は本発明の第２実施例を示しており、
（ａ）は平面図、（ｂ）はそのＢ−Ｂ線断面図である。
この実施例は双方向のＭＯＳトランジスタに本発明を適
用した例であり、図１と等価な部分には同一符号を付し
てある。双方向ＭＯＳトランジスタは、電圧印加の方向
により、ソース・ドレインが入れ替わるため、ソース・
ドレインを構成するいずれの拡散層にも二重拡散構造を
採用して高耐圧化を図っている。即ち、同図において、
ソース５とドレイン６の各領域には、その周囲にＮ型低
濃度拡散層７ｓ，７ｄが形成され、このＮ型低濃度拡散
層７ｓ，７ｄに周囲を囲まれる状態でＮ型高濃度拡散層
８ｓ，８ｄが形成されている。このため、Ｎ型高濃度拡
散層８ｓ，８ｄはその中間部における下面がＰ型半導体
基板１に直接接合され、ここにプレーン接合の保護ダイ
オードＤｓ，Ｄｄが構成される。
（ａ）は平面図、（ｂ）はそのＢ−Ｂ線断面図である。
この実施例は双方向のＭＯＳトランジスタに本発明を適
用した例であり、図１と等価な部分には同一符号を付し
てある。双方向ＭＯＳトランジスタは、電圧印加の方向
により、ソース・ドレインが入れ替わるため、ソース・
ドレインを構成するいずれの拡散層にも二重拡散構造を
採用して高耐圧化を図っている。即ち、同図において、
ソース５とドレイン６の各領域には、その周囲にＮ型低
濃度拡散層７ｓ，７ｄが形成され、このＮ型低濃度拡散
層７ｓ，７ｄに周囲を囲まれる状態でＮ型高濃度拡散層
８ｓ，８ｄが形成されている。このため、Ｎ型高濃度拡
散層８ｓ，８ｄはその中間部における下面がＰ型半導体
基板１に直接接合され、ここにプレーン接合の保護ダイ
オードＤｓ，Ｄｄが構成される。
【００１３】この構成では、ソース５とドレイン６のい
ずれ側に高電圧を印加した場合でも、それぞれが二重拡
散構造であり、かつそれぞれにプレーン接合の保護ダイ
オードＤｓ，Ｄｄが形成されているため、その静電気耐
量を改善することが可能となる。また、これと同時に保
護ダイオードＤｓ，Ｄｄがソース５，ドレイン６の各領
域内に形成されているため、従来構造においてソース，
ドレインのそれぞれに保護ダイオードを設けた場合とで
比較すると、ＭＯＳトランジスタの占有面積を格段に低
減して微細化を実現することが可能となる。なお、この
第２実施例の構造の半導体装置を製造する場合には、図
２（ｂ）の工程において、フォトレジスト１０によるリ
ンのイオン注入をソース側においてもドレイン側と同様
に行ってＮ型低濃度拡散層７ｓ，７ｄを形成すればよ
く、更に図２（ｃ）の工程では側壁１１を形成した後に
フォトレジスト１２のマスクを形成することなく砒素の
イオン注入を行ってＮ型高濃度拡散層８ｓ，８ｄを形成
すればよい。ここで、前記した各不純物の濃度は一例を
示したものであり、必要とされるＭＯＳトランジスタの
耐量に応じて変更されるものであることは言うまでもな
い。
ずれ側に高電圧を印加した場合でも、それぞれが二重拡
散構造であり、かつそれぞれにプレーン接合の保護ダイ
オードＤｓ，Ｄｄが形成されているため、その静電気耐
量を改善することが可能となる。また、これと同時に保
護ダイオードＤｓ，Ｄｄがソース５，ドレイン６の各領
域内に形成されているため、従来構造においてソース，
ドレインのそれぞれに保護ダイオードを設けた場合とで
比較すると、ＭＯＳトランジスタの占有面積を格段に低
減して微細化を実現することが可能となる。なお、この
第２実施例の構造の半導体装置を製造する場合には、図
２（ｂ）の工程において、フォトレジスト１０によるリ
ンのイオン注入をソース側においてもドレイン側と同様
に行ってＮ型低濃度拡散層７ｓ，７ｄを形成すればよ
く、更に図２（ｃ）の工程では側壁１１を形成した後に
フォトレジスト１２のマスクを形成することなく砒素の
イオン注入を行ってＮ型高濃度拡散層８ｓ，８ｄを形成
すればよい。ここで、前記した各不純物の濃度は一例を
示したものであり、必要とされるＭＯＳトランジスタの
耐量に応じて変更されるものであることは言うまでもな
い。
【００１４】
【発明の効果】以上説明したように本発明は、二重拡散
構造のソース，ドレインの低濃度拡散層を高濃度拡散層
よりも深く、しかも高濃度拡散層の周囲にのみ配設して
いるので、高濃度拡散層は低濃度拡散層で囲まれる領域
の下面においてプレーン接合の保護ダイオードを構成で
き、この保護ダイオードはソース，ドレイン領域内の一
部に配設れることになり、素子の微細化が実現できる。
特に、双方向ＭＯＳトランジスタではソース，ドレイン
のそれぞれの高濃度拡散層の周囲にのみ、低濃度拡散層
を設けることで、ソース，ドレインの各領域内に保護ダ
イオードを構成でき、素子の微細化を更に進めることが
できる。
構造のソース，ドレインの低濃度拡散層を高濃度拡散層
よりも深く、しかも高濃度拡散層の周囲にのみ配設して
いるので、高濃度拡散層は低濃度拡散層で囲まれる領域
の下面においてプレーン接合の保護ダイオードを構成で
き、この保護ダイオードはソース，ドレイン領域内の一
部に配設れることになり、素子の微細化が実現できる。
特に、双方向ＭＯＳトランジスタではソース，ドレイン
のそれぞれの高濃度拡散層の周囲にのみ、低濃度拡散層
を設けることで、ソース，ドレインの各領域内に保護ダ
イオードを構成でき、素子の微細化を更に進めることが
できる。
【図１】本発明の第１実施例を示し、（ａ）は平面図、
（ｂ）はそのＡ−Ａ線断面図である。
（ｂ）はそのＡ−Ａ線断面図である。
【図２】図１の構造の製造工程の一部を工程順に示す断
面図である。
面図である。
【図３】本発明の第２実施例を示し、（ａ）は平面図、
（ｂ）はそのＢ−Ｂ線断面図である。
（ｂ）はそのＢ−Ｂ線断面図である。
【図４】従来の半導体装置の一例を示す断面図である。
【図５】従来の半導体装置の改良された例を示す断面図
である。
である。
１ Ｐ型半導体基板 ４ ゲート電極 ５ ソース ６ ドレイン ７，７ｓ，７ｄ Ｎ型低濃度拡散層 ８，８ｓ，８ｄ Ｎ型高濃度拡散層
Claims (2)
- 【請求項１】 ソース，ドレインの少なくとも一方が高
濃度拡散層と低濃度拡散層とで構成される二重拡散構造
のＭＯＳトランジスタを備える半導体装置において、前
記低濃度拡散層は高濃度拡散層よりも深く、しかも高濃
度拡散層の周囲にのみ配設し、前記高濃度拡散層は低濃
度拡散層で囲まれる領域の下面において半導体基板に接
合され、プレーン接合のダイオードを構成することを特
徴とする半導体装置。 - 【請求項２】 ソース，ドレインの両方が二重拡散構造
とされ、その低濃度拡散層は高濃度拡散層よりも深く、
しかも高濃度拡散層の周囲にのみ配設してなる請求項１
または２の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14116893A JPH06334182A (ja) | 1993-05-21 | 1993-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14116893A JPH06334182A (ja) | 1993-05-21 | 1993-05-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334182A true JPH06334182A (ja) | 1994-12-02 |
Family
ID=15285722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14116893A Pending JPH06334182A (ja) | 1993-05-21 | 1993-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008084996A (ja) * | 2006-09-26 | 2008-04-10 | Sharp Corp | 高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454763A (en) * | 1987-08-26 | 1989-03-02 | Seiko Epson Corp | Mos type semiconductor device |
-
1993
- 1993-05-21 JP JP14116893A patent/JPH06334182A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454763A (en) * | 1987-08-26 | 1989-03-02 | Seiko Epson Corp | Mos type semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008084996A (ja) * | 2006-09-26 | 2008-04-10 | Sharp Corp | 高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法 |
| JP4584222B2 (ja) * | 2006-09-26 | 2010-11-17 | シャープ株式会社 | 高耐圧トランジスタの製造方法 |
| US7843020B2 (en) | 2006-09-26 | 2010-11-30 | Sharp Kabushiki Kaisha | High withstand voltage transistor and manufacturing method thereof, and semiconductor device adopting high withstand voltage transistor |
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