JP4584222B2 - 高耐圧トランジスタの製造方法 - Google Patents

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Description

本発明は、高耐圧トランジスタ及びその製造方法に関し、より詳しくは、液晶ドライバ等において、トレンチ構造を有する高耐圧トランジスタ及びその製造方法に関する。
従来から高耐圧MOSトランジスタとして機能する半導体装置が提案されている。この高耐圧MOSトランジスタは、図17に示すように、シリコン基板71に素子分離用のアイソレーション領域72と、電界緩和層73とが設けられ、ゲート酸化膜74を介して電界緩和層73に両端部で重なるようにゲート電極75が形成されており、ゲート電極75の両側に、ゲート電極75と一定距離を離して、いわゆるオフセット構造のソース/ドレイン領域76が設けられている。このような構造の高耐圧MOSトランジスタでは、高耐圧を確保するため、通常、ゲート長及び電界緩和層73がある程度大きく形成されている。
これに対して、高集積化を図るために、例えば特許文献1に、トレンチを使った高耐圧MOSトランジスタが提案されている。この高耐圧MOSトランジスタは、図18に示すように、まず、N型半導体基板50にトレンチ60を形成し、トレンチ60の側面と底面とにP型−不純物拡散層61を形成する。次に、図19に示すように、トレンチ60の底面をさらに掘り下げてトレンチ62を形成する。その後、図20に示すように、トレンチ62の側面と底面との表層に、例えば熱酸化法により酸化膜63を形成し、トレンチ62を含む半導体基板50上全面にCVD法を用いてポリシリコン膜を形成する。ポリシリコン膜を、フォトリソグラフィ及びエッチング技術によりゲート電極64にパターニングし、P−LDD用低濃度拡散層65を形成し、ゲート電極64の側壁にサイドウォール66を形成し、P型高濃度不純物拡散層67を通常の製造方法で形成し、図20及び図21に示すようなP型高耐圧MOSトランジスタを得る。
得られたP型高耐圧MOSトランジスタは、トレンチ62を覆うようにゲート電極64が形成されており、ゲート電極64の側壁にはサイドウォール66が配置されており、これに隣接してソース/ドレイン領域となるP型高濃度不純物層67が配置されており、P型高濃度不純物層67とトレンチ62との周囲にはLOCOS法によるアイソレーション領域68が形成されており、ゲート電極64とアイソレーション領域68とが重なる領域にメタル配線と接続するためのコンタクト領域69が形成されている。
この高耐圧MOSトランジスタによれば、電界緩和層として機能するP型−不純物拡散層61がトレンチ62の側面に形成されるので、トランジスタの占有面積を縮小することができる。しかし、トレンチ60を形成した後、さらに掘り下げてトレンチ62を形成するので工程が複雑となって、製造コストが高くなり、歩留まりを低下させる。
また、ゲート電極64の側壁にはサイドウォール66を形成し、アイソレーション領域68にはゲート電極64とメタル配線とのコンタクト領域69を形成する必要があるため、その分、高耐圧MOSトランジスタの縮小効果が減少する。
これらの問題を解決したものとして、例えば特開2004−39985号公報(特許文献2)は、斜め方向に沿ったイオン注入によってトレンチの側壁にドリフト拡散を形成した高耐圧MOSトランジスタを提案している。この高耐圧MOSトランジスタは、図22に示すように、半導体基板40にトレンチ41を形成し、斜め方向に沿ったイオン注入によってトレンチ41の側壁にドリフト拡散42を形成する。その斜め方向のイオン注入の際、トレンチ41の底壁はトレンチ41の開口部の縁の影となってイオン注入されない。
その後、図23に示すように、トレンチ41の側壁と底面にゲート酸化膜43を形成し、トレンチ41にゲート電極44を埋め込み、イオン注入で高濃度不純物拡散層45、層間絶縁膜46及びドレイン・ソース・ゲート電極配線47を形成し、図23に示すような高耐圧MOSトランジスタを得る。
特開平4−251980号公報(平成4年(1992)9月8日公開) 特開2004−39985号公報(平成16年2月5日公開)
図23に示す高耐圧MOSトランジスタは、製造方法が簡略化、かつ高集積化されているが、ゲート電極44と高濃度不純物拡散層45とが隣接しているため、ゲート電極44による電界の影響を受けて高耐圧MOSトランジスタの耐圧が低下し、高耐圧化が困難であるという問題がある。
更に図22に示すように、トレンチ41の側壁に斜め方向にイオン注入してドリフト拡散層42を形成するために、ドリフト拡散層42を形成するためのイオン注入の注入角θでゲート長(トレンチ41の幅)aとドリフト拡散層42の長さbとが関係付けられる(b=a/tan θ)。このため、トレンチ41の深さが決まるとゲート長(トレンチ41の幅)が一義的に決まってしまう。従って、トランジスタの特性ばらつきの影響が大きい回路(例えば液晶ドライバの出力回路)の設計の際に、ゲート長を大きくして製造工程の加工精度ばらつきの影響を小さくすることが出来ないという問題点が生じ、そのような回路では上記のような縮小化した高耐圧トランジスタを使用することが出来なくなる。
更に、従来の液晶ドライバ等の半導体装置においては、出力/電源端子に直接トランジスタを接続すると出力/電源端子にサージ電圧が加わった場合、サージ電圧はゲート近傍まで到達し、ゲート酸化膜破壊等の不具合が発生する。このため、ESD保護回路として、保護抵抗、保護ダイオード、等を出力/電源端子毎に設け、サージ電圧が内部回路に影響を与えないようにしなければならないという問題があった。
近年、高耐圧トランジスタを使用する液晶ドライバは、部品点数を減らして液晶パネルの製造コストを低減するために、出力端子数が急速に増加しており、出力端子毎に相当な面積を占めるESD保護回路を設けなければならないことから、チップに占めるESD保護回路の面積は無視出来なくなっている。
本発明の目的は、これらの問題点を解決して、サージ電圧/電流によってゲート酸化膜が破壊されることを防止することができる高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法を提供することにある。
本発明に係る高耐圧トランジスタは、上記課題を解決するために、第1の伝道型の半導体基板に形成された第1のトレンチに設けられたゲート電極と、前記ゲート電極の両側に、前記ゲート電極からそれぞれ所定の間隔を空けて形成されたソース及びドレインと、前記トレンチの前記ソース側の側壁と前記トレンチの前記ドレイン側の側壁とに沿って形成された第1電界緩和層と、前記ソース及びドレインを取り囲み、かつ前記ゲート電極と前記ソースとの間と、前記ゲート電極と前記ドレインとの間とに形成された第2電界緩和層とを備え、ドレイン・ソース拡散層の耐圧がトランジスタの耐圧より1〜3V低くなっていることを特徴とする。
耐圧差が1V以下であると、外部からのサージ電圧がトランジスタに印加されたとき、ソース・ドレイン拡散から基板へサージ電流が流れ始める前に、サージ電圧がゲートに到達し、トランジスタを破壊する。耐圧差が3V以上であると、ソース・ドレイン拡散から基板へサージ電流が流れて、ゲートにサージ電圧が到達することはないが、トランジスタ耐圧を高くするためにトランジスタの寸法が大きくなる。
本発明に係る高耐圧トランジスタでは、前記トレンチ底面の基板不純物濃度は、前記第1電界緩和層の基板不純物濃度よりも低く、かつ、前記トレンチ底面の下側の基板不純物濃度は、前記トレンチ底面の基板不純物濃度よりも高くなっていることが好ましい。
上記構成によれば、スレショルド電圧の増大を防ぎながら、トランジスタのなだれ降伏耐圧とパンチスルー耐圧を所望の値に設定することができる。
本発明に係る高耐圧トランジスタでは、前記半導体基板表面の基板不純物濃度は、前記第1電界緩和層の基板不純物濃度よりも高くなっていることが好ましい。
本発明に係る高耐圧トランジスタでは、前記トレンチ底面の基板不純物濃度は、前記第1電界緩和層の基板不純物濃度よりも低くなっていることが好ましい。
本発明に係る高耐圧トランジスタでは、前記トレンチ底面の下側の基板不純物濃度は、前記トレンチ底面の基板不純物濃度よりも高くなっていることが好ましい。
本発明に係る高耐圧トランジスタの製造方法は、第1の伝導型の半導体基板に形成された第1のトレンチ内のCVD酸化膜を除去して形成される第2のトレンチに設けられたゲート電極と、前記ゲート電極の両側に、前記ゲート電極からそれぞれ所定の間隔を空けて形成されたソース及びドレインと、前記第1のトレンチの前記ソース側の側壁と前記第1のトレンチの前記ドレイン側の側壁とに沿って形成された第1電界緩和層と、前記ソース及びドレインを取り囲み、かつ前記ゲート電極と前記ソースとの間と、前記ゲート電極と前記ドレインとの間とに形成された第2電界緩和層とを備え、前記ソース及びドレインと前記第2電界緩和層とからなるドレイン・ソース拡散層の耐圧がトランジスタの耐圧より1〜3V低くなっている高耐圧トランジスタの製造方法であって、前記半導体基板に前記第1のトレンチを形成して前記CVD酸化膜を埋め込み、前記第1のトレンチの側壁から外側に所望の幅で開口した第1のフォトレジストを形成し、前記第1のフォトレジストをマスクとして第2の伝導型の第1イオンを注入して、前記第1のトレンチの側壁に沿って前記第1電界緩和層を形成し、前記第1電界緩和層を形成した範囲にある第1のトレンチ内のCVD酸化膜を除去して前記第2のトレンチを形成し、前記第2のトレンチの側面と底面にゲート酸化膜を形成した後に、前記第2のトレンチに前記ゲート電極を形成することを特徴とする。
本発明に係る高耐圧トランジスタの製造方法では、前記第2のトレンチの両側壁を越え且つ前記ゲート電極を所望の幅で覆うように絶縁膜を形成し、前記絶縁膜をマスクとして第2の伝導型の第2イオンを注入して前記絶縁膜の両側に前記ソース及びドレインを形成し、第2の伝導型の第3イオンを注入して、前記ソース及びドレインの下部と、前記絶縁膜の下部に前記第2電界緩和層を形成して、前記第1の電界緩和層と電気的に接続することが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記第1イオンは、前記第1のトレンチの底面よりも浅い位置に注入することが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記第3イオンは、前記第1イオンの注入位置よりも浅く、前記第2イオンの注入位置よりも深い位置に注入することが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記第3イオンが注入される部位の前記半導体基板の基板不純物濃度と前記ドレイン・ソース拡散層とによって、前記ドレイン・ソース拡散層の耐圧が設定されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記第1イオンが注入される部位の前記半導体基板基板不純物濃度と前記第1電界緩和層とによって、前記トランジスタ耐圧が設定されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法は、上記課題を解決するために、本発明に係る高耐圧トランジスタを製造する方法であって、半導体基板に前記第1のトレンチを形成してCVD酸化膜を埋め込み、前記第1のトレンチの側壁から外側に所望の幅で開口した第1のフォトレジストを形成し、前記第1のフォトレジストをマスクとして第2伝導型の第1イオンを注入して、前記第1のトレンチの側壁に沿って第1電界緩和層を形成することを特徴とする。
本発明に係る高耐圧トランジスタの製造方法では、前記第1電界緩和層を形成した範囲にある第1のトレンチ内のCVD酸化膜を除去して第2のトレンチを形成し、前記第2のトレンチの側面と底面にゲート酸化膜を形成した後に、前記第2のトレンチにゲート電極を形成することが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記ゲート電極を所望の幅で覆う絶縁膜を形成し、前記絶縁膜をマスクとして第2伝導型の第2イオンを注入して前記絶縁膜の両側にソース及びドレインを形成し、第2伝導型の第3イオンを注入して、前記ソース及びドレインの下部と、前記絶縁膜の下部に第2電界緩和層を形成して、前記第1の電界緩和層と電気的に接続することが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記第1イオンは、前記第1のトレンチの底面よりも浅い位置に注入することが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記第3イオンは、前記第1イオンの注入位置よりも浅く、前記第2イオンの注入位置よりも深い位置に注入することが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記半導体基板表面の基板不純物濃度と前記第3イオンの注入により、ドレイン・ソース接合耐圧が設定されることが好ましい。
本発明に係る高耐圧トランジスタの製造方法では、前記半導体基板表面の基板不純物濃度及び前記トレンチ底面の基板不純物濃度と前記第1イオンの注入により、トランジスタ耐圧が設定されることが好ましい。
本発明に係る半導体装置は、上記課題を解決するために、本発明に係る高耐圧トランジスタと、前記高耐圧トランジスタに接続された出力端子とを備えたことを特徴とする。
本発明に係る高耐圧トランジスタは、上記課題を解決するために、第1の位置よりも深い第2の位置における基板不純物濃度が、前記第1の位置における基板不純物濃度よりも低くなっており、前記第2の位置よりも深い第3の位置における基板不純物濃度が、前記第2の位置における基板不純物濃度よりも高くなっている第1伝導型の半導体基板を形成し、前記第2の位置に底面を有するトレンチを前記半導体基板に形成してCVD酸化膜を埋め込み、前記トレンチの両側の側壁に沿って第2伝導型の第1イオンを注入して第1電界緩和層を形成し、前記CVD酸化膜を前記トレンチから除去して、ゲート電極を前記トレンチに埋め込み、前記ゲート電極を所望の幅で覆う絶縁膜を形成し、前記絶縁膜をマスクとして第2伝導型の第2イオンを注入して前記絶縁膜の両側にソース及びドレインを形成し、第2伝導型の第3イオンを注入して、前記ゲート電極と前記ソースとの間と、前記ソースの下部と、前記ゲート電極と前記ドレインとの間と、前記ドレインの下部とに第2電界緩和層を形成することを特徴とする。
この特徴により、第1の位置よりも深い第2の位置における基板不純物濃度が、前記第1の位置における基板不純物濃度よりも低くなっており、前記第2の位置よりも深い第3の位置における基板不純物濃度が、前記第2の位置における基板不純物濃度よりも高くなっている第1伝導型の半導体基板を形成し、前記トレンチの両側の側壁に沿って第2伝導型の第1イオンを注入して第1電界緩和層を形成し、第2伝導型の第3イオンを注入して、前記ゲート電極と前記ソースとの間と、前記ソースの下部と、前記ゲート電極と前記ドレインとの間と、前記ドレインの下部とに第2電界緩和層を形成する。このため、第2電界緩和層の基板不純物濃度は、第1電界緩和層の基板不純物濃度よりも高くなっているので、ドレイン・ソース接合耐圧がトランジスタ耐圧よりも低くなる。このため、高耐圧トランジスタによって構成された半導体装置の出力端子にサージ電圧が印加されると、ドレイン及びソースを構成する高濃度拡散層から半導体基板へサージ電流が流れ、サージ電圧は急速に減衰し、高耐圧トランジスタのゲート電極近傍まで到達することはない。従って、サージ電圧/電流によってゲート酸化膜が破壊されることを防止することができる。
本発明に係る高耐圧トランジスタは、以上のように、ドレイン・ソース拡散層の耐圧がトランジスタの耐圧より1〜3V低くなっているので、サージ電圧/電流によってゲート酸化膜が破壊されることを防止することができる。
本発明に係る高耐圧トランジスタの製造方法は、以上のように、半導体基板に前記第1のトレンチを形成してCVD酸化膜を埋め込み、前記第1のトレンチの側壁から外側に所望の幅で開口した第1のフォトレジストを形成し、前記第1のフォトレジストをマスクとして第2伝導型の第1イオンを注入して、前記第1のトレンチの側壁に沿って第1電界緩和層を形成するので、サージ電圧/電流によってゲート酸化膜が破壊されることを防止することができる。
本発明に係る半導体装置は、以上のように、本発明に係る高耐圧トランジスタを備えているので、サージ電圧/電流によってゲート酸化膜が破壊されることを防止することができる。
本発明の一実施形態について図1ないし図13に基づいて説明すると以下の通りである。
図1は、実施の形態に係る高耐圧トランジスタ1の構成を示す平面図であり、図2は、図1に示される断面I-Iに沿った断面図であり、図3は、図1に示される断面II-IIに沿った断面図である。高耐圧トランジスタ1は、半導体基板8の表面に垂直な方向から見て、互いに平行に配置されたストライプ状のCVD酸化膜11を備えている。図1及び図2において中央に配置されたCVD酸化膜11を寸断して形成されたトレンチ7に、ゲート電極4が埋め込まれている。トレンチ7の底面及び両側面と半導体基板8の表面とを覆うようにゲート酸化膜12が形成されている。
ゲート電極4の両側に、ゲート電極4からそれぞれ所定の間隔を空けて形成されたソース5及びドレイン6が、半導体基板8の表面に露出して形成されている。トレンチ7のソース5側の側壁とトレンチのドレイン6側の側壁とに沿って電界緩和層2が所定の深さに形成されている。ゲート電極4とソース5との間と、ゲート電極4とドレイン6との間とに電界緩和層3が形成されている。電界緩和層3は、電界緩和層2の上面よりも深い位置まで形成されている。
CVD酸化膜11は、素子分離の為に半導体基板8に埋め込まれている。中央のCVD酸化膜11に隣接してゲート電極4が埋め込まれている。ソース5及びドレイン6は、ドレイン/ソース拡散となるN型高濃度不純物拡散層によって構成されている。半導体基板8の表面にドレイン/ソース拡散となる高濃度不純物をイオン注入する際にマスクとして機能する絶縁膜10がゲート電極4を覆っている。図2の断面I-Iの方向は、高耐圧トランジスタのゲート長方向である。図3の断面II-IIの方向は、高耐圧トランジスタのゲート幅方向である。
図2に示す高耐圧トランジスタのゲート長方向の断面において、トレンチ7の側壁と底面とを熱酸化してゲート酸化膜12が形成されている。そのゲート酸化膜12上にゲート電極4が埋め込まれている。ゲート電極4を所望の幅で絶縁膜10が覆っている。絶縁膜10の両側の半導体基板8の表面にソース5及びドレイン6が形成されている。トレンチ7の側面に電界緩和層2が形成されている。電界緩和層3は、ソース5とゲート電極4との間、及びソース5と電界緩和層2との間に形成されており、また、ドレイン6とゲート電極4との間、及びドレイン6と電界緩和層2との間に形成されている。トレンチ7の底面にチャネル領域19が形成されている。
図3に示すトランジスタのゲート幅方向の断面において、ゲート電極4の側面は素子分離の為のCVD酸化膜11に隣接し、ゲート電極4を所望の幅で覆う絶縁膜10が形成されており、ゲート電極4の底面にチャネル領域19が形成されている。
図4は、高耐圧トランジスタ1の製造方法を説明するための上記断面I-Iに沿った断面図である。初めに、図4に示すようにP型半導体基板8に素子分離のために、それぞれ深さ0.3〜2μmのトレンチ18を形成し、それらのトレンチ18に図4に示すようにCVD酸化膜11を埋め込む。CVD酸化膜11を埋め込む方法は例えばCMP処理によって行う。トレンチ18の幅は例えば、0.3〜1μmである。トレンチ18の深さと幅とは高耐圧トランジスタの必要とされる耐圧によって設定し、トランジスタの耐圧が高くなるとともにそれらの寸法は大きくなる。例に上げた寸法では10〜100Vのトランジスタ耐圧を実現できる。
以下では、Nchトランジスタ耐圧30Vの場合を例に上げて記述する。その場合、トレンチ18の幅は0.4μm、トレンチ18の深さは0.8μmである。
図5は高耐圧トランジスタ1の製造方法を説明するための断面I-Iに沿った断面図であり、図6は断面II-IIに沿った断面図である。次に、フォトリソグラフィで高耐圧トランジスタを形成する領域に開口部14を有するフォトレジストパターン13を形成する。ここでフォトレジストパターン13はトレンチ18の側壁の両側を含む領域を開口した開口部14を有しており、その開口寸法は、例えば0.8〜1.0μm(トレンチ18の幅0.4μmの両側0.2〜0.3μm)である。フォトレジストパターン13をマスクにしてイオン15の注入を行ってトレンチ18の両側壁下部に電界緩和層2を形成する。電界緩和層2は、ドリフト拡散層によって構成されている。イオン15の注入条件は、例えばリン 300keV、8.0×1012cm、及びリン 150keV、1.0×1013cmである。
図7は高耐圧トランジスタ1の製造方法を説明するための断面I-Iに沿った断面図であり、図8は断面II-IIに沿った断面図である。図7、図8に示すように、フォトレジストパターン13をマスクにしてトレンチ18のCVD酸化膜11を部分的に除去することによってトレンチ7を形成する。図7に示すトレンチ7の幅が高耐圧トランジスタのゲート長となり、図8に示すトレンチ7の幅が高耐圧トランジスタのゲート幅となる。
図9は高耐圧トランジスタ1の製造方法を説明するための断面I-Iに沿った断面図であり、図10は断面II-IIに沿った断面図である。犠牲酸化処理を行ってトレンチ7の内壁を犠牲酸化し、その犠牲酸化膜を除去した後、トレンチ7の内壁を再び酸化してゲート酸化膜12を形成する。その後、トレンチ7にゲート電極4を埋め込む。その方法は例えばCMP法である。
そして、ロジックトランジスタのサイドウォール形成する為の絶縁膜を堆積し、フォトリソグラフィでゲート電極4の両側を、例えばそれぞれ0.1〜0.3μm覆う形状に絶縁膜10を形成する。ここで犠牲酸化膜の膜厚は例えば20〜50nm、ゲート酸化膜12の膜厚は例えば50〜80nm、絶縁膜10の膜厚は例えばCVD酸化膜で100nmであるが、絶縁膜10は、CVD SiN膜、CVD SiN/SiO2複合膜でも良い。但し、後述するイオン16の注入をマスクして、第3のイオン17の注入が貫通する膜厚でなければならない。
ここで、絶縁膜10の幅がゲート電極4の両側0.1μm以下の場合、ゲート電極の電界の影響を受けてトランジスタの耐圧が低下する。一方、0.4μm以上の場合、トランジスタの縮小効果が減少する。
図11は、高耐圧トランジスタ1の製造方法を説明するための図である。図11に示すように、ソース5及びドレイン6となる高濃度拡散層を形成するために、絶縁膜10をマスクにしてイオン16の注入を行い、更に絶縁膜10を貫通して電界緩和層2に接触する深さにイオン17を注入し、高濃度拡散層によって構成されるソース5及びドレイン6と第2の電界緩和層3とをそれぞれ形成する。ここで、イオン16の注入条件は、例えば砒素 40keV 5×1015cm、イオン17の注入条件は、例えばリン 100keV 4×1012cmである。
図12は、高耐圧トランジスタ1の製造方法を説明するための断面I-Iに沿った断面図である。その後、通常の半導体装置製造工程でCVD酸化膜24を形成し、ドレイン、ソース及びゲート電極への配線25を形成することにより、図12に示すようなN型高耐圧トランジスタが形成される。
ここで、図11に示すように、高耐圧トランジスタの耐圧は、イオン15の注入によって形成される電界緩和層2と、その電界緩和層2近傍の半導体基板8の不純物濃度分布によって設定することができる。一方、ドレイン・ソースの接合耐圧は、イオン16・17の注入によって形成されるソース5及びドレイン6(高濃度拡散層)、及び電界緩和層3とその近傍の半導体基板8の不純物濃度分布によって設定することができる。このように、高耐圧トランジスタの耐圧とドレイン・ソースの接合耐圧とは、それぞれ独立に設定することができる。
具体的には、高耐圧トランジスタの耐圧よりもドレイン・ソースの接合耐圧の方が2V低くなるように、半導体基板8の不純物濃度分布とイオン15・16・17の注入条件を設定する。
そのための半導体基板8の不純物濃度分布を形成する条件として、例えば、比抵抗10ΩcmのP型シリコンにボロン 50keV 2.0×1013cm 及びボロン 150keV 1.0×1012cm 及びボロン 400keV 1.0×1012cm 及びボロン 800keV 1.0×1013cmのイオン注入を行って、イオン17の注入によって形成される電界緩和層3近傍の半導体基板8の不純物濃度が3×1017cm、トレンチ7の底面9近傍の半導体基板8の不純物濃度が5×1016cm、トレンチ7・18の底面の下側の半導体基板8の不純物濃度が1.5×1017cmに設定する。
そのときの半導体基板8の表面からの深さに対する半導体基板8の不純物濃度分布と各部位の作用を図11に併記している。位置aの不純物濃度はドレイン・ソース接合耐圧を所望の値にするために設定している。位置bの不純物濃度は、トランジスタ耐圧を所望の値にするために設定しており、位置cの不純物濃度は、トランジスタのスレショルド電圧を所望の値にするために設定している。位置dの不純物濃度は、トランジスタ及び素子間のパンチスルー耐圧を所望の値にするために設定している。
その後、上記実施の形態に示す高耐圧トランジスタを形成することで、トランジスタ耐圧は30V、ソース・ドレイン拡散の接合耐圧は28Vとなる。
ここで半導体基板8の不純物濃度分布と、トレンチ7の寸法(深さと幅)と、イオン15・16・17の注入条件と、ゲート酸化膜12の厚みとを必要とする耐圧に応じて変更することによって、10〜100Vのトランジスタ耐圧と接合耐圧とを実現することが可能である。そのときのトレンチ7の深さは0.4〜2μm、トレンチ7の幅は0.3〜1μm、イオン17の注入によって形成される電界緩和層3近傍の半導体基板8の不純物濃度は 5×1015〜5×1017cm、トレンチ7の底面近傍の半導体基板8の不純物濃度は1×1015〜1×1017cm、ゲート酸化膜12の厚みは28〜300nmである。
図13は、実施の形態に係る変形例の高耐圧トランジスタ1aの構成を示す断面図である。前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
高耐圧トランジスタ1aに設けられたゲート電極4aは、半導体基板8の表面から盛り上がるようにして形成されている。ゲート電極4aの半導体基板8上の側面には、サイドウォール26aが形成されている。このように、ゲート電極は、半導体基板8の表面から盛り上がるようにして形成されていてもよい。
図14は、他の変形例の高耐圧トランジスタ1bの構成を示す断面図である。高耐圧トランジスタ1bに設けられたゲート電極4bは、半導体基板8の表面から凹んで形成されている。ゲート電極4bの上には、サイドウォール26bが、ゲート酸化膜12の側壁に沿って形成されている。このように、ゲート電極は、半導体基板8の表面から凹んで形成されていてもよい。
図15は高耐圧トランジスタ1を備えた半導体装置20の構成を示す回路図であり、図16は従来の高耐圧トランジスタを備えた半導体装置の構成を示す回路図である。半導体装置20は、複数個の高耐圧トランジスタ1を有する内部回路23を備えている。高耐圧トランジスタ1には、出力端子22が直接接続されている。
従来の半導体装置は、複数個の高耐圧トランジスタ91を有する内部回路93を備えている。従来の半導体装置には、ESD保護回路92が設けられている。ESD保護回路92は、保護抵抗と2個の保護ダイオードとを有している。高耐圧トランジスタ91は、ESD保護回路92を介して出力端子22に接続されている。
本実施の形態の高耐圧トランジスタ1を出力端子22及び電源端子に直接接続する半導体装置20を製造した場合、出力端子22及び電源端子からサージ電圧が印加されたとき、サージ電圧は高耐圧トランジスタ1のソース・ドレインに到達するが、ドレイン・ソースの高濃度拡散層から半導体基板へとサージ電流が流れて、サージ電圧は急速に減衰し、ゲート電極近傍には到達しない。
サージ電圧によって発生するサージ電流を流すのに十分な金属配線と、そのサージ電流を半導体基板8に逃がすのに十分なドレイン・ソース拡散面積を確保し、ドレイン6及びソース5の高濃度拡散層とゲート電極4とを所望の幅だけ離せば、サージ電圧は、ドレイン6及びソース5の高濃度拡散層から半導体基板8へとサージ電流が流れて急速に減衰し、ゲート電極4に到達しない。このため、サージ電圧によるゲート酸化膜12の破壊が起こらない。従って、従来の図16に示す構成のように、ESD保護回路92を設ける必要がなくなり、図15に示すように、出力端子22を直接、高耐圧トランジスタ1に接続する回路構成が可能になる。
以上の実施の形態では、N型高耐圧トランジスタの例を示したが、P型高耐圧トランジスタに対しても同様に本発明を適用することが可能である。
このように、本実施の形態では、第1の伝導型の半導体基板8に素子分離の為の第1のトレンチ18を形成し、第1のトレンチ18にCVD酸化膜11の埋め込みを行う。そのときの第1のトレンチ18の底面よりも0.5〜1μm深い位置の半導体基板の不純物濃度を比較的高く設定し、素子間のパンチスルー耐圧を確保する。
さらに、第1のトレンチ18の一部に高耐圧トランジスタを形成するために、フォトリソグラフィによってトランジスタ形成領域のフォトレジストを除去し、その領域の第1のトレンチ18の両側壁部に第2の伝導型の第1のイオン15の注入を行った後、トランジスタ形成領域の第1のトレンチ18内のCVD酸化膜11を部分的に除去して第2のトレンチ7を形成する。
その後、第2のトレンチ7の側壁及び底面を熱酸化してゲート酸化膜12を形成して、第2のトレンチ7にゲート電極4の埋め込みを行う。そのときの第2のトレンチ7の底面近傍の半導体基板の不純物濃度は所望のスレショルド電圧になるように設定しておく。
ゲート電極4を所望の幅で覆う絶縁膜10を形成し、ソース5及びドレイン6(高濃度拡散層)を形成するために、絶縁膜10をマスクにして第2の伝導型の第2のイオン16の注入を行う。更に、ゲート電極4の両側の絶縁膜10の下側と、ソース5及びドレイン6(高濃度拡散層)の下側に電界緩和層3を形成するために、第2の伝導型の第3のイオン17を注入する。
トレンチ7の側壁部で電界緩和層2と電界緩和層3とが一部重なってドリフト拡散層を形成し、ゲート電極4は絶縁膜10によってマスクされた距離だけ、ソース5及びドレイン6(高濃度拡散層)に対して間隔を空ける。
以上の工程を行うことによって、トレンチ7に埋め込んだゲート電極4の両側に形成されるソース5及びドレイン6(高濃度拡散層)を、トランジスタのドレイン・ソース電極とし、トレンチ7の両側壁部とゲート電極4の両側の絶縁膜10に覆われる領域とに電界緩和のためのドリフト拡散を形成し、トレンチ7の底面にトランジスタのチャネル領域を形成して、高耐圧トランジスタ構造が出来上がる。
このような構造の高耐圧トランジスタのドレイン・ソース間に電圧を印加する場合、図2に示すように、ドレイン・ソース拡散端Bとゲート電極端Aとは、絶縁膜10が、高濃度拡散層を形成するイオン16の注入をマスクした距離だけ離れているため、ドリフト拡散端Bでの電界はゲート電極端Aの電界の影響を殆ど受けず、トランジスタの降伏耐圧は高くなる。
更に、トレンチ7の側壁に対して垂直方向に空乏層が広がることに加えて、トレンチ7の底面よりも下側の半導体基板8の不純物濃度を比較的高くしていることにより、トレンチ7の底面には殆ど空乏層が広がらないため、トレンチ7の底面の寸法を小さくしてもトランジスタのパンチスルー耐圧は殆ど低下しない。従って、非常に小さなトランジスタ寸法でも高いパンチスルー耐圧を確保することが出来る。
以上の結果、非常に小さな寸法のゲート長で非常に高い耐圧のトランジスタを実現することが出来る。
更に、第2の伝導型の第1のイオン15が注入される部位の第1の伝導型の基板不純物濃度を相対的に低くし、第3のイオン17が注入される部位の第1の伝導型の基板不純物濃度を相対的に高くすることによって、イオン15・16・17の注入条件と、絶縁膜10がゲート電極4を覆う幅とを所望の値に設定することにより、トランジスタ耐圧よりもソース・ドレインのジャンクション耐圧(接合耐圧)を所望の電圧分低く設定することが可能である。
つまり、ソース5及びドレイン6(高濃度拡散層)と電界緩和層3とからなるドレイン・ソース拡散と、トランジスタ耐圧の高耐圧化を図る電界緩和層2とが、半導体基板8内における異なった深さに形成されるため、電界緩和層3近傍の半導体基板8の不純物濃度を比較的高くして、ドレイン拡散の接合耐圧を比較的低くすることが可能である。一方、電界緩和層3近傍の半導体基板8の不純物濃度を比較的低くし、かつ絶縁膜10がゲート電極4を所望の幅で覆ってゲート電極4とソース5及びドレイン6(高濃度拡散層)との間の距離を所望の値にすることでトランジスタ耐圧を比較的高くすることが可能である。
そのような高耐圧トランジスタを用いて半導体装置を製造した場合、出力端子及び電源端子からサージ電圧が印加されたとき、サージ電圧は、高耐圧トランジスタのソース・ドレインに到達するが、ゲート電極には到達せず、ドレイン・ソースの高濃度拡散層から半導体基板へとサージ電流が流れて、サージ電圧は急速に減衰する。
出力端子に接続する高耐圧トランジスタにおいて、サージ電圧によって発生するサージ電流を流すのに十分な金属配線と、そのサージ電流を半導体基板8に逃がすのに十分なドレイン・ソース拡散面積を確保し、ドレイン・ソースの高濃度拡散層とゲート電極4とを所望の幅だけ離せば、サージ電圧は、ドレイン・ソースの高濃度拡散層から半導体基板8へとサージ電流が流れて急速に減衰し、ゲート電極4に到達しないため、サージ電圧によるゲート酸化膜12の破壊が起こらない。
従って、図16のように出力端子22及び電源端子に印加されたサージ電圧から内部回路93を保護するためのESD保護回路92を設ける必要がなくなり、図15のような、出力端子22と内部回路23とを直結する回路構成が可能となる。
上記構造の高耐圧トランジスタでは、電界緩和の働きを変えることなく半導体基板表面におけるドリフト拡散層(電界緩和層)の形成面積を実質ゼロにすることができ、短いゲート長でも高耐圧を実現できる微細な高耐圧トランジスタの製造方法を提供する。
更に、出力端子及び電源端子にESD保護回路を設ける必要がなくなるため、大幅なチップ縮小が可能となり、出力端子数が多く低コストが求められる液晶ドライバ等に最適な半導体装置の製造方法を提供する。
以上のように本実施の形態によれば、トレンチを形成し、その側壁に電界緩和層を形成したので、電界緩和層が半導体基板上に占める面積をゼロに近くして、高耐圧トランジスタの占有面積の大幅な(30〜50%)縮小を図ることができる。
また、更に、上記高耐圧トランジスタの耐圧よりもドレイン・ソース接合耐圧の方が1〜3V低くなるように、半導体基板8の不純物濃度分布とイオン15・16・17の注入条件とを設定した場合を考える。
そのような高耐圧トランジスタによって構成された半導体装置の出力端子にサージ電圧が印加されると、サージ電流は出力端子を経てドレイン・ソース拡散から半導体基板へ流れて急速に減衰する。出力端子から上記ドレイン・ソース拡散までの電流容量をサージ電流よりも大きくなるように設計することによって、サージ電圧が高耐圧トランジスタのゲート電極近傍に到達することはなくなり、サージ電圧/電流によってゲート酸化膜12が破壊される等の不具合が起こらなくなる。従って、ESD保護回路92を設ける必要がなくなり、上記の効果を合わせて、チップサイズの大幅(30〜50%)な縮小が可能となる。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、液晶ドライバ等において、トレンチ構造を有する高耐圧トランジスタ、これを用いた半導体装置及び高耐圧トランジスタの製造方法に適用することができる。
実施の形態に係る高耐圧トランジスタの構成を示す平面図である。 図1に示される断面I-Iに沿った断面図である。 図1に示される断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面II-IIに沿った断面図である。 上記高耐圧トランジスタの製造方法を説明するための図である。 上記高耐圧トランジスタの製造方法を説明するための上記断面I-Iに沿った断面図である。 実施の形態に係る高耐圧トランジスタの変形例の構成を示す断面図である。 実施の形態に係る高耐圧トランジスタの他の変形例の構成を示す断面図である。 上記高耐圧トランジスタを備えた半導体装置の構成を示す回路図である。 従来の高耐圧トランジスタを備えた半導体装置の構成を示す回路図である。 従来の高耐圧トランジスタの構成を示す断面図である。 従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来の他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来の他の高耐圧トランジスタの構成を説明するための平面図である。 従来のさらに他の高耐圧トランジスタの製造方法を説明するための断面図である。 従来のさらに他の高耐圧トランジスタの製造方法を説明するための断面図である。
符号の説明
1 高耐圧トランジスタ
2 電界緩和層
3 電界緩和層
4 ゲート電極
5 ソース
6 ドレイン
7 トレンチ
8 半導体基板
9 底面
10 絶縁膜
11 CVD酸化膜
12 ゲート酸化膜
13 フォトレジストパターン
14 開口部
15 イオン
16 イオン
17 イオン
18 トレンチ
19 チャネル領域
20 半導体装置
21 ESD保護回路
22 出力端子
23 内部回路
24 CVD酸化膜
25 配線

Claims (6)

  1. 第1の伝導型の半導体基板に形成された第1のトレンチ内のCVD酸化膜を除去して形成される第2のトレンチに設けられたゲート電極と、
    前記ゲート電極の両側に、前記ゲート電極からそれぞれ所定の間隔を空けて形成されたソース及びドレインと、
    前記第1のトレンチの前記ソース側の側壁と前記第1のトレンチの前記ドレイン側の側壁とに沿って形成された第1電界緩和層と、
    前記ソース及びドレインを取り囲み、かつ前記ゲート電極と前記ソースとの間と、前記ゲート電極と前記ドレインとの間とに形成された第2電界緩和層とを備え、
    前記ソース及びドレインと前記第2電界緩和層とからなるドレイン・ソース拡散層の耐圧がトランジスタの耐圧より1〜3V低くなっている高耐圧トランジスタの製造方法であって、
    前記半導体基板に前記第1のトレンチを形成して前記CVD酸化膜を埋め込み、
    前記第1のトレンチの側壁から外側に所望の幅で開口した第1のフォトレジストを形成し、
    前記第1のフォトレジストをマスクとして第2の伝導型の第1イオンを注入して、前記第1のトレンチの側壁に沿って前記第1電界緩和層を形成し、
    前記第1電界緩和層を形成した範囲にある第1のトレンチ内のCVD酸化膜を除去して前記第2のトレンチを形成し、
    前記第2のトレンチの側面と底面にゲート酸化膜を形成した後に、前記第2のトレンチに前記ゲート電極を形成することを特徴とする高耐圧トランジスタの製造方法。
  2. 前記第2のトレンチの両側壁を越え且つ前記ゲート電極を所望の幅で覆うように絶縁膜を形成し、
    前記絶縁膜をマスクとして第2の伝導型の第2イオンを注入して前記絶縁膜の両側に前記ソース及びドレインを形成し、
    第2の伝導型の第3イオンを注入して、前記ソース及びドレインの下部と、前記絶縁膜の下部に前記第2電界緩和層を形成して、前記第1の電界緩和層と電気的に接続する請求項1記載の高耐圧トランジスタの製造方法。
  3. 前記第1イオンは、前記第1のトレンチの底面よりも浅い位置に注入する請求項1記載の高耐圧トランジスタの製造方法。
  4. 前記第3イオンは、前記第1イオンの注入位置よりも浅く、前記第2イオンの注入位置よりも深い位置に注入する請求項2記載の高耐圧トランジスタの製造方法。
  5. 前記第3イオンが注入される部位の前記半導体基板基板不純物濃度と前記ドレイン・ソース拡散層とによって、前記ドレイン・ソース拡散層の耐圧が設定される請求項2記載の高耐圧トランジスタの製造方法。
  6. 前記第1イオンが注入される部位の前記半導体基板基板不純物濃度と前記第1電界緩和層とによって、前記トランジスタ耐圧が設定される請求項1記載の高耐圧トランジスタの製造方法。
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TW096135630A TWI384621B (zh) 2006-09-26 2007-09-21 高耐壓電晶體、及使用其之半導體裝置、以及高耐壓電晶體之製造方法
US11/902,574 US7843020B2 (en) 2006-09-26 2007-09-24 High withstand voltage transistor and manufacturing method thereof, and semiconductor device adopting high withstand voltage transistor
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012028451A (ja) * 2010-07-21 2012-02-09 Hitachi Ltd 半導体集積回路装置
KR101776319B1 (ko) 2011-08-23 2017-09-08 현대자동차주식회사 반도체 소자
KR101862345B1 (ko) 2012-02-27 2018-07-05 삼성전자주식회사 모오스 전계효과 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법
JP5852913B2 (ja) * 2012-03-27 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置
JP6102140B2 (ja) 2012-09-20 2017-03-29 三菱電機株式会社 半導体装置
US20150221764A1 (en) * 2014-02-04 2015-08-06 Infineon Technologies Ag Wafer based beol process for chip embedding
US10680087B2 (en) * 2018-09-05 2020-06-09 Nxp B.V. Gated diode having fingers with elevated gates
DE112020000717T5 (de) * 2019-02-07 2021-11-04 Rohm Co., Ltd. Halbleiterbauelement

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102480A (ja) * 1991-10-08 1993-04-23 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JPH06104429A (ja) * 1992-09-18 1994-04-15 Rohm Co Ltd Mosトランジスタ
JPH06136405A (ja) * 1992-10-21 1994-05-17 Sumitomo Metal Mining Co Ltd 高密度純鉄焼結体の製造方法
JPH06334182A (ja) * 1993-05-21 1994-12-02 Nec Corp 半導体装置
JPH0964359A (ja) * 1995-08-30 1997-03-07 Sony Corp 半導体装置及びその製造方法
JP2001352057A (ja) * 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体装置、およびその製造方法
JP2003133546A (ja) * 2001-10-26 2003-05-09 Sharp Corp 半導体装置及びその製造方法
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294477A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
JPH02192168A (ja) * 1989-01-20 1990-07-27 Hitachi Ltd 半導体集積回路装置
JPH03142971A (ja) * 1989-10-30 1991-06-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0439985A (ja) * 1990-06-05 1992-02-10 Fujitsu Ltd 光ビーム偏向器
JP3079586B2 (ja) * 1991-01-09 2000-08-21 ソニー株式会社 高耐圧トランジスタおよびその製造方法
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
JP4557508B2 (ja) * 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
JP4039985B2 (ja) * 2003-06-19 2008-01-30 三井化学株式会社 アントラセン化合物、および該アントラセン化合物を含有する有機電界発光素子
JP4458814B2 (ja) * 2003-11-05 2010-04-28 三洋電機株式会社 静電破壊保護装置
EP1577952B1 (en) * 2004-03-09 2018-07-04 STMicroelectronics Srl Method of making a high voltage insulated gate field-effect transistor
JP2007242754A (ja) * 2006-03-07 2007-09-20 Oki Electric Ind Co Ltd 半導体装置とその製造方法
JP2008084995A (ja) * 2006-09-26 2008-04-10 Sharp Corp 高耐圧トレンチmosトランジスタ及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102480A (ja) * 1991-10-08 1993-04-23 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JPH06104429A (ja) * 1992-09-18 1994-04-15 Rohm Co Ltd Mosトランジスタ
JPH06136405A (ja) * 1992-10-21 1994-05-17 Sumitomo Metal Mining Co Ltd 高密度純鉄焼結体の製造方法
JPH06334182A (ja) * 1993-05-21 1994-12-02 Nec Corp 半導体装置
JPH0964359A (ja) * 1995-08-30 1997-03-07 Sony Corp 半導体装置及びその製造方法
JP2001352057A (ja) * 2000-06-09 2001-12-21 Mitsubishi Electric Corp 半導体装置、およびその製造方法
JP2003133546A (ja) * 2001-10-26 2003-05-09 Sharp Corp 半導体装置及びその製造方法
JP2004039985A (ja) * 2002-07-05 2004-02-05 Sharp Corp 半導体装置及びその製造方法

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