KR101002924B1 - 정전기 방전 보호 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 정전기 방전 보호 장치의 누설전류 증가를 방지함과 동시에 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있는 정전기 방전 보호 장치 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 정전기 방전 보호 장치는, 소자분리막에 의해 활성영역이 정의된 기판; 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 게이트전극; 및 상기 게이트전극 양측 상기 활성영역에 형성되고 상기 게이트전극이 신장된 방향으로 상기 소자분리막과 소정 간격 이격된 접합영역을 포함하고 있으며, 상술한 본 발명에 따르면, 정전기 방전 보호 장치의 누설전류 증가를 방지함과 동시에 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있는 효과가 있다.
정전기, 방전, 접합영역

Description

정전기 방전 보호 장치 및 그 제조방법{ELECTROSTATIC DISCHARGE PROTECTION DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 정전기로부터 내부회로를 보호하기 위한 정전기 방전 보호 장치 및 그 제조방법에 관한 것이다.
대전된 인체나 기계에 반도체 집적회로(IC)가 접촉하면 인체나 기계에 대전되어 있던 정전기(Electrostatic Discharge, ESD)가 집적회로의 외부 핀을 통해 패드(PAD)를 거쳐 반도체 내부로 방전되면서 큰 에너지를 가진 과도전류로 인해 반도체 내부회로에 큰 손상이 발생하게 된다. 반대로, 반도체 집적회로 내부에 대전되어 있던 정전기가 인체나 기계와의 접촉으로 인해 인체 또는 기계를 통해 흘러나오면서 반도체 내부회로에 손상이 발생하기도 한다.
이에, 대부분의 반도체 집적회로는 정전기에 기인한 손상으로부터 주요 회로를 보호하고자 도 1에 도시된 바와 같이, 패드와 반도체 내부회로 사이에 정전기 방전 보호 장치를 설치하고 있다. 통상적으로 정전기 방전 보호 장치로는 트랜지스 터를 이용하고 있다.
도 2a는 종래기술에 따른 정전기 방전 보호 장치를 도시한 평면도이고, 도 2b 및 2c는 제1 및 제2종래기술에 따른 정전기 방전 보호 장치를 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도이다. 그리고, 도 3은 제1 및 제2종래기술에 따른 정전기 방전 보호 장치의 누설전류 특성을 비교한 그래프이다.
도 2a를 참조하여 종래기술에 따른 정전기 방전 보호 장치를 살펴보면, 소자분리막(12)에 의해 정의된 활성영역(11), 활성영역(11)과 소자분리막(12)을 동시에 가로지르는 게이트전극(13), 게이트전극(13) 양측 활성영역(11)에 형성된 접합영역(16), 패드부와 게이트전극(13)의 일측 접합영역(16)과 연결된 제1배선(14), 접지부와 게이트전극(13)의 타측 접합영역(16)을 연결된 제2배선(15)을 포함한다.
하지만, 도 2b에 나타낸 바와 같이 제1종래기술에 따른 정전기 방전 보호 장치는 반도체 장치의 집적도가 증가함에 따라 활성영역(11)과 접합영역(16) 사이의 접촉면적이 감소하여 정전기 방전 보호 특성이 열화되는 문제점이 발생한다.
이를 해결하기 위해 도입된 제2종래기술에 따른 정전기 방전 보호 장치는 도 2c에 도시된 바와 같이, 접합영역(16)이 게이트전극(13)이 신장된 방향(즉, X-X' 방향)으로 제1접합영역(16A)과 제1접합영역(16A)보다 큰 접합깊이를 갖는 제2접합영역(16B)으로 이루어져 있다. 이처럼, 접합영역(16)을 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(16A, 16B)으로 형성하면 활성영역(11)과 접합영역(16) 사이의 접촉면적이 증가하여 정전기 방전 보호 특성을 향상시킬 수 있다.
하지만, 통상적으로 접합영역(16)은 불순물 이온주입공정으로 형성하는데, 제2종래기술은 제1 및 제2접합영역(16A, 16B)을 형성하는 과정에서 접합영역(16)과 접하는 소자분리막(12) 측벽에 불순물이 축적(pile up)되고, 축적된 불순물이 누설전류의 소스(또는 경로)로 작용하여(도 5a 참조) 제1종래기술에 비하여 정전기 방전 보호 장치의 누설전류가 급격히 증가하는 문제점이 있다. 구체적으로, 도 3에 나타낸 바와 같이 접합영역(16)에 일정 전압 즉, 2V가 인가된 상태에서 발생하는 누설전류량은 제1종래기술이 2.99nA 이나, 제2종래기술은 22.7nA로 누설전류량이 급격히 증가한 것을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 정전기 방전 보호 장치의 누설전류 증가를 방지함과 동시에 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있는 정전기 방전 보호 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 정전기 방전 보호 장치는, 소자분리막에 의해 활성영역이 정의된 기판; 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 게이트전극; 및 상기 게이트전극 양측 상기 활성영역에 형성되어 상기 게이트전극이 신장된 방향으로 상기 소자분리막과 소정 간격 이격된 접합영역을 포함한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 정전기 방전 보호 장치의 제조방법은, 소자분리막에 의해 활성영역이 정의된 기판상에 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 게이트전극을 형성하는 단계; 및 상기 활성영역에 선택적으로 불순물을 이온주입하여 상기 게이트전극이 신장된 방향으로 상기 소자분리막과 소정 간격 이격된 접합영역을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 정전기 방전 보호 장치의 제조방법은, 기판에 소자분리막을 형성하여 활성영역을 정의하는 단 계; 상기 기판상에 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 게이트전극을 형성함과 동시에 상기 게이트전극과 교차하고 상기 소자분리막과 접하는 상기 활성영역을 일부 덮는 더미패턴을 형성하는 단계; 상기 게이트전극 및 상기 더미패턴을 이온주입장벽으로 상기 활성영역에 불순물을 이온주입하여 제1접합영역을 형성하는 단계; 상기 게이트전극 및 상기 더미패턴 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트전극, 상기 더미패턴 및 상기 스페이서를 이온주입장벽으로 상기 활성영역에 불순물을 이온주입하여 제2접합영역을 형성하는 단계를 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 게이트전극이 신장된 방향으로 소자분리막으로부터 접합영역을 소정 간격 이격시킴으로써, 정전기 방전 보호 장치의 누설전류 증가를 방지함과 동시에 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있다.
또한, 본 발명은 소자분리막으로부터 접합영역을 소정 간격 이격시키고, 접합영역이 서로 다른 접합깊이를 갖는 제1 및 제2접합영역으로 이루어짐으로써, 보다 효과적으로 정전기 방전 보호 장치의 누설전류 증가를 방지함과 동시에 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기 술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 정전기 방전 보호 장치를 도시한 도면이다. 여기서, 도 4a 및 도 4b는 평면도이고, 도 4c는 도 4a 및 도 4b에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 4a 내지 도 4c에 도시된 바와 같이, 본 발명의 정전기 방전 보호 장치는 STI(Shallow Trench Isolation) 구조의 소자분리막(102)에 의해 활성영역(101)이 정의된 기판(100), 활성영역(101)과 소자분리막(102)을 동시에 가로지르고 접지부 또는 전원부(미도시)에 연결된 게이트전극(103), 게이트전극(103) 양측 활성영역(101)에 형성된 접합영역(106), 패드부와 게이트전극(103)의 일측 접합영역(106)-통상적으로, 드레인영역-에 연결된 제1배선(104), 및 접지부와 게이트전극(103)의 타측 접합영역(106)-통상적으로, 소스영역-에 연결된 제2배선(105)을 포함한다. 또한, 활성영역(101)에 형성된 웰(Well, 107)을 더 포함할 수 있으며, 접합영역(106)은 웰(107) 내에 형성될 수 있다.
접합영역(106)은 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(106A, 106B)을 포함할 수 있다. 구체적으로, 접합영역(106)은 제2접합영역(106B) 및 제2접합영역(106B)보다 작은 접합깊이를 갖고, 게이트전극(103)이 신장된 방향(즉, X-X'방향)으로 소자분리막(102)으로부터 소정 간격(L) 이격되어 제2접합영역(106B) 양측에 배치된 제1접합영역(106A)을 포함할 수 있다. 이때, 제2접합영역(106A)은 실질적인 소스영역 및 드레인영역으로 작용하고, 제1접합영역(106A)은 정전기 방전 보호 장치의 동작전압 조절 및 누설전류를 감소시키는 역할을 수행한다. 따라서, 게이트전극(103)이 신장된 방향으로 제2접합영역(106B)의 폭이 제1접합영역(106A)의 폭보다 큰 것이 바람직하다.
여기서, 본 발명은 접합영역(106)이 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(106A, 106B)을 포함함으로써, 활성영역(101)-또는 웰(107)-과 접합영역(106) 사이의 접촉면적을 증가시켜 고집적화된 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있다. 아울러, 접합영역(106)이 소자분리막(102)으로부터 소정 간격(L) 이격되어 게이트전극(103)이 신장된 방향으로의 접합영역(106) 측벽이 활성영역(101)-또는 웰(107)-과 접함으로써, 활성영역(101)과 접합영역(106) 사이의 접촉면적을 더욱더 증가시킬 수 있으며(도 4c의 도면부호 'X' 참조), 이를 통해 반도체 장치가 요구하는 정전기 방전 보호 특성을 보다 효과적으로 확보할 수 있다.
또한, 본 발명은 접합영역(106)이 소자분리막(102)과 소정 간격 이격됨으로써, 접합영역(106)을 형성하기 위한 불순물 이온주입공정시 불순물이 소자분리막(102) 측벽에 축적(pile up)되는 것을 방지할 수 있다. 이를 통해, 소자분리막(102) 측벽에 축적된 불순물이 누설전류 소스(또는 경로)로 작용하는 것을 원천적으로 방지하여 정전기 방전 보호 장치의 누설전류 증가를 억제할 수 있다. 아울러, 접합영역(106)과 소자분리막(102) 사이를 소정 간격(L) 이격시킴으로써, 소자분리막(102) 형성공정시 소자분리막(102) 측벽에 발생된 결함(defect)이 누설전류 소스(또는 경로)로 작용하는 것을 억제할 수 있다. 이를 통해, 정전기 방전 보호 장치의 누설전류 증가를 보다 효과적으로 억제할 수 있다. 참고로, 소자분리막(102) 측벽에 발생된 결함 예컨대, 공공(vacancy), 댕글링본드(dangling bond) 등이 트랩사이트(trap site)로 작용하여 캐리어(carrier), 금속이온과 같은 유동성 불순물등을 포획함로써, 누설전류 소스로 작용한다.
또한, 본 발명은 정전기 방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 보다 향상시키기 위해 접합영역(106)을 구성하는 제1 및 제2접합영역(106A, 106B)이 서로 상보적인 도전형을 가질 수 있다. 아울러, 제1 및 제2접합영역(106A, 106B)이 서로 상보적인 도전형을 갖는 경우에 웰(107)은 제1접합영역(106A)과 동일한 도전형을 가질 수 있다. 예컨대, 제2접합영역(106B)이 N형일 경우에는 제1접합영역(106A) 및 웰(107)은 P형으로 형성하는 것이 바람직하고, 제2접합영역(106B)이 P형일 경우에는 제1접합영역(106A) 및 웰(107)은 N형으로 형성하는 것이 바람직하다.
또한, 본 발명은 정전기 방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 보다 향상시키기 위해 접합영역(106)을 구성하는 제1 및 제2접합영역(106A, 106B)이 서로 동일한 도전형을 가질수도 있다. 이 경우에는 제1접합영역(106A)의 불순물 도핑농도가 제2접합영역(106B)의 불순물 도핑농도보다 작은것이 바람직하다. 아울러, 제1 및 제2접합영역(106A, 106B)이 서로 동일한 도전형을 갖는 경우에 웰(107)은 제1 및 제2접합영역(106A, 106B)과 서로 상보적인 도전형을 가질 수 있다. 예컨대, 제1 및 제2접합영역(106A, 106B)이 N형일 경우에 웰(107)은 P형일 수 있고, 제1 및 제2접합영역(106A, 106B)이 P형일 경우에 웰(107)은 N형일 수 있다.
이와 같이, 본 발명은 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(106A, 106B)으로 이루어진 접합영역(106)을 구비하여 고집적화된 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보함과 동시에 소자분리막(102)과 접합영역(106) 사이를 소정 간격(L) 이격시켜 정전기 방전 보호 장치의 누설전류 증가를 방지할 수 있다. 이를 도 5a 및 도 5b를 참조하여 보다 구체적으로 설명한다.
도 5a는 제1 및 제2종래기술에 따른 정전기 방전 보호 장치와 본 발명의 제1실시예에 따른 정전기 방전 보호 장치의 누설전류 경로를 나타낸 시뮬레이션 이미지이고, 도 5b는 제2종래기술에 따른 정전기 방전 보호 장치와 본 발명의 정전기 방전 보호 장치의 누설전류 특성을 비교한 그래프이다. 여기서, 누설전류 경로를 나타낸 시뮬레이션은 TCAD(Technology CAD)를 사용하여 실시하였다.
도 5a 및 도 5b에 나타낸 바와 같이, 활성영역과 접합영역 사이의 접촉면적 측면에서 제1종래기술에 따른 정전기 방전 보호 장치에 비하여 본 발명의 정전기 방지 보호 장치의 접촉면적이 더 큰 것을 확인할 수 있다.
또한, 누설전류 경로 측면에서 제2종래기술에 따른 정전기 방전 보호 장치에 비하여 본 발명의 정전기 방전 보호 장치의 누설전류 경로가 감소한 것을 확인할 수 있다. 특히, 소자분리막 측벽에 축적된 불순물에 기인한 누설전류 경로가 현저하게 감소한 것을 확인할 수 있다. 구체적으로, 접합영역에 일정 전압 즉, 2V가 인가된 상태에서 발생하는 누설전류량은 제2종래기술이 22.7nA이나, 본 발명은 2.9nA 로 제2종래기술에 비하여 누설전류량이 급격히 감소한 것을 확인할 수 있다.
이와 같이, 본 발명은 고집적화된 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보함과 동시에 누설전류 증가를 방지할 수 있다.
도 6a 내지 도 6c 및 도 7a 내지 도 7c는 본 발명의 제1실시예에 따른 정전기 방전 보호 장치의 제조방법을 도시한 공정도이다. 여기서, 도 6a 내지 도 6c는 평면도, 도 7a 내지 도 7c는 도 6a 내지 도 6c에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 6a 및 도 7a에 도시된 바와 같이, 기판(100)에 STI(ShalloW Trench Isolation) 구조의 소자분리막(102)을 형성하여 활성영역(101)을 정의한다.
다음으로, 활성영역(101) 전체에 불순물을 이온주입하여 웰(107)을 형성한다. 이때, 불순물로는 인(P), 비소(As)와 같은 P형 불순물 또는 붕소(B)와 같은 N형 불순물을 사용할 수 있다.
다음으로, 기판(100) 상에 소자분리막(102)과 활성영역(101)을 동시에 가로지르는 게이트전극(103)을 형성한다. 이때, 게이트전극(103)은 접지부(미도시) 또는 전원부(미도시)에 연결되도록 형성할 수 있다.
다음으로, 기판(100) 상에 게이트전극(103)이 신장된 방향으로 소자분리막(102)과 접하는 활성영역(101)을 일부 덮는 마스크패턴(108)을 형성한다. 이때, 마스크패턴(108)은 후속 접합영역 형성공정시 이온주입장벽으로 작용함과 동시에 접합영역을 게이트전극(103)이 신장된 방향으로 소자분리막(102)으로부터 소정 간 격 이격시키는 역할을 수행한다. 마스크패턴(108)은 포토레지스트(Photo Resist, PR)로 형성할 수 있다.
도 6b 및 7b에 도시된 바와 같이, 마스크패턴(108) 및 게이트전극(103)을 이온주입장벽으로 활성영역(107) 내 웰(107)에 불순물을 이온주입하여 게이트전극(103)이 신장된 방향으로 소자분리막(102)으로부터 소정 간격(L) 이격된 제1접합영역(106A)을 형성한다. 이때, 제1접합영역(106A)은 경사(tilt)이온주입법을 사용하여 형성할 수 있으며, 경사이온주입 특성으로 인해 제1접합영역(106A)은 마스크패턴(108) 아래 웰(107)에 형성될 수 있다. 여기서, 제1접합영역(106A)이 마스크패턴(108) 아래 웰(107)까지 연장되어 형성되더라도, 이온주입에너지를 조절하여 소자분리막(102)과 소정 간격(L) 이격된 제1접합영역(106A)을 형성할 수 있다.
이처럼, 마스크패턴(108)으로 인해 제1접합영역(106A)이 소자분리막(102)으로부터 소정 간격 이격됨에 따라 공정간 소자분리막(102) 측벽에 불순물이 축적되는 것을 방지할 수 있으며, 이를 통해 정전기 방전 보호 장치의 누설전류 증가를 방지할 수 있다.
여기서, 제1접합영역(106A)은 정전기 방전 보호 장치의 동작전압 조절 및 누설전류를 감소시키는 역할을 수행한다. 이때, 제1접합영역(106A)은 정방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 향상시키기 위하여 웰(107)과 동일한 도전형으로 형성하거나, 또는 서로 상보적인 도전형을 갖도록 형성할 수 있다.
도 6c 및 도 7c에 도시된 바와 같이, 마스크패턴(108) 및 게이트전극(103)을 이온주입장벽으로 활성영역(101) 내 웰(107)에 불순물을 이온주입하여 게이트전극(103)이 신장된 방향으로 제1접합영역(106A) 사이에서 제1접합영역(106A)보다 큰 접합깊이를 갖는 제2접합영역(106B)을 형성한다. 이때, 제2접합영역(106B)은 실질적인 소스영역 및 드레인영역으로 작용하며, 불순물을 기판(100) 표면에 수직한 방향으로 이온주입하여 형성할 수 있다.
상술한 공정과정을 통해 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(106A, 106B)으로 이루어진 접합영역(106)을 형성할 수 있다. 이처럼, 접합영역(106)을 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(106A, 106B)으로 형성함으로써, 활성영역(101) 또는 웰(107)과 접합영역(106) 사이의 접촉면적을 증가시켜 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있다.
여기서, 정전기 방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 더욱더 향상시키기 위하여 제2접합영역(106B)은 제1접합영역(106A)과 서로 상보적인 도전형을 갖도록 형성할 수 있다. 이 경우에 웰(107)은 제1접합영역(106A)와 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 예컨대, 제1접합영역(106A) 및 웰(107)의 도전형이 P형일 경우에 제2접합영역(106B)의 도전형은 N형으로, 제1접합영역(106A) 및 웰(107)의 도전형이 N형일 경우에 제2접합영역(106B)은 P형으로 형성하는 것이 바람직하다. 이를 위해 제2접합영역(106B)을 형성하기 위한 불순물 이온주입공정은 카운터 도핑(counter doping)공정으로 진행할 수 있다.
또한, 정전기 방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 더욱더 향상시키기 위하여 제2접합영역(106B)을 제1접합영역(106A)과 동일한 도전 형으로 형성할 수도 있다. 이 경우에 제2접합영역(106B)의 불순물 도핑농도를 제1접합영역(106A)의 불순물 도핑농도보다 크게 형성하는 것이 바람직하며, 웰(107)이 제1 및 제2접합영역(106A, 106B)과 서로 상보적인 도전형을 갖도록 형성하는 것이 바람직하다.
다음으로, 도면에 도시하지는 않았지만, 마스크패턴(108)을 제거한 후에 패드부와 게이트전극(103)의 일측 접합영역(106)-통상적으로 드레인영역-을 연결하는 제1배선을 형성하고, 접지부와 게이트전극(103)의 타측 접합영역(106)-통상적으로 소스영역-을 연결하는 제2배선을 형성한다.
상술한 공정과정을 통해 본 발명의 정전기 방전 보호 장치를 완성할 수 있다. 이와 같이, 본 발명은 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(106A, 106B)으로 이루어진 접합영역(106)을 구비하여 고집적화된 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보함과 동시에 소자분리막(102)과 접합영역(106) 사이를 소정 간격(L) 이격시켜 정전기 방전 보호 장치의 누설전류 증가를 방지할 수 있다.
도 8a 내지 도 8c 및 도 9a 내지 도 9c는 본 발명의 제2실시예에 따른 정전기 방전 보호 장치의 제조방법을 도시한 공정도이다. 여기서, 도 8a 내지 도 8c는 평면도, 도 9a 내지 도 9c는 도 8a 내지 도 8c에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 8a 및 도 9a에 도시된 바와 같이, 기판(21)에 STI(Shallow Trench Isolation) 구조의 소자분리막(22)을 형성하여 활성영역(23)을 정의한다.
다음으로, 활성영역(23) 전체에 불순물을 이온주입하여 웰(24)을 형성한다. 이때, 불순물로는 인(P), 비소(As)와 같은 P형 불순물 또는 붕소(B)와 같은 N형 불순물을 사용할 수 있다.
다음으로, 기판(21) 상에 소자분리막(22)과 활성영역(23)을 동시에 가로지르는 게이트전극(25)을 형성한다. 이때, 게이트전극(25)은 접지부(미도시) 또는 전원부(미도시)에 연결되도록 형성할 수 있다.
한편, 도면에 도시하지는 않았지만 기판(21)과 게이트전극(25) 사이에는 게이트절연막이 형성되고, 게이트전극(25) 상에는 게이트하드마스크막이 형성될 수 있다.
다음으로, 게이트전극(25)과 교차하는 방향으로 소자분리막(22)과 활성영역(23)이 접하는 경계면을 덮도록 특히, 소자분리막(22)과 접하는 활성영역(23)의 일부를 덮도록 더미패턴(26)을 형성한다. 더미패턴(26)은 후속 접합영역을 형성하기 위한 불순물 이온주입공정시 게이트전극(25)이 신장된 방향(즉, X-X' 방향)으로 소자분리막(22)으로부터 접합영역을 소정 간격 이격시키는 역할을 수행한다.
여기서, 더미패턴(26)은 도전막, 절연막등 다양한 물질막으로 형성할 수 있으며, 바람직하게는 공정과정을 단순화시키기 위하여 게이트전극(25)과 더미패턴(26)을 동시에 형성하는 것이 좋다. 즉, 기판(21) 전면에 게이트전극용 도전막을 형성한 후에 게이트전극(25)을 형성하기 위한 패터닝공정시 게이트전극(25)과 더미패턴(26)을 동시에 패터닝하여 형성하는 것이 바람직하다.
도 8b 및 도 9b에 도시된 바와 같이, 게이트전극(25) 및 더미패턴(26)을 이온주입장벽으로 불순물 이온주입공정을 실시하여 활성영역(23)내 웰(24)에 제1접합영역(27A)을 형성한다. 이때, 더미패턴(26)으로 인해 게이트전극(25)이 신장된 방향으로 소자분리막(22)으로부터 소정 간격(L) 이격된 제1접합영역(27A)을 형성할 수 있다. 이처럼, 더미패턴(26)으로 인해 제1접합영역(27A)이 소자분리막(22)으로부터 소정 간격 이격됨에 따라 소자분리막(22) 측벽에 불순물이 축적되는 것을 방지할 수 있으며, 이를 통해 정전기 방전 보호 장치의 누설전류 증가를 방지할 수 있다.
여기서, 제1접합영역(27A)은 정전기 방전 보호 장치의 동작전압 조절 및 누설전류를 감소시키는 역할을 수행한다. 이때, 제1접합영역(27A)은 정방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 향상시키기 위하여 웰(24)과 동일한 도전형으로 형성하거나, 또는 서로 상보적인 도전형을 갖도록 형성할 수 있다.
도 8c 및 도 9c에 도시된 바와 같이, 게이트전극(25) 및 더미패턴(26) 양측벽에 스페이서(28)를 형성한다. 스페이서(28)는 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트전극(25), 더미패턴(26) 및 스페이서(28)를 이온주입장벽으로 활성영역(23)내 웰(24)에 제1접합영역(27A)보다 큰 접합깊이를 갖도록 제2접합영역(27B)을 형성한다. 이때, 제2접합영역(27B)은 실질적으로 소스영역 및 드레인영역으로 작용하며, 상술한 공정과정을 통해 서로 다른 접합깊이를 갖는 제1 및 제 2접합영역(27A, 27B)으로 이루어진 접합영역(27)을 형성할 수 있다. 이처럼, 접합영역(27)을 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(27A, 27B)으로 형성함으로써, 활성영역(23) 또는 웰(24)과 접합영역(27) 사이의 접촉면적을 증가시켜 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보할 수 있다.
여기서, 정전기 방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 더욱더 향상시키기 위하여 제2접합영역(27B)은 제1접합영역(27A)과 서로 상보적인 도전형을 갖도록 형성할 수 있다. 이 경우에 웰(24)은 제1접합영역(27A)와 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 예컨대, 제1접합영역(27A) 및 웰(24)의 도전형이 P형일 경우에 제2접합영역(27B)의 도전형은 N형으로, 제1접합영역(27A) 및 웰(24)의 도전형이 N형일 경우에 제2접합영역(27B)은 P형으로 형성하는 것이 바람직하다. 이를 위해 제2접합영역(27B)을 형성하기 위한 불순물 이온주입공정은 카운터 도핑(counter doping)공정으로 진행할 수 있다.
또한, 정전기 방전 보호 장치의 정전기 방전 보호 특성 및 누설전류 특성을 더욱더 향상시키기 위하여 제2접합영역(27B)을 제1접합영역(27A)과 동일한 도전형으로 형성할 수도 있다. 이 경우에 제2접합영역(27B)의 불순물 도핑농도를 제1접합영역(27A)의 불순물 도핑농도보다 크게 형성하는 것이 바람직하며, 웰(24)이 제1 및 제2접합영역(27A, 27B)과 서로 상보적인 도전형을 갖도록 형성하는 것이 바람직하다.
다음으로, 도면에 도시하지는 않았지만, 패드부와 게이트전극(25)의 일측 접합영역(27)-통상적으로 드레인영역-을 연결하는 제1배선을 형성하고, 접지부와 게 이트전극(25)의 타측 접합영역(27)-통상적으로 소스영역-을 연결하는 제2배선을 형성한다.
상술한 공정과정을 통해 본 발명의 정전기 방전 보호 장치를 완성할 수 있다. 이와 같이, 본 발명은 서로 다른 접합깊이를 갖는 제1 및 제2접합영역(27A, 27B)으로 이루어진 접합영역(27)을 구비하여 고집적화된 반도체 장치가 요구하는 정전기 방전 보호 특성을 확보함과 동시에 게이트전극(25)이 신장된 방향으로 소자분리막(22)과 접합영역(27) 사이를 소정 간격(L) 이격시켜 정전기 방전 보호 장치의 누설전류 증가를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 정전기 방전 보호회로를 간략히 도시한 회로도.
도 2a는 종래기술에 따른 정전기 방전 보호 장치를 도시한 평면도.
도 2b 및 2c는 제1 및 제2종래기술에 따른 정전기 방전 보호 장치를 도시한 단면도.
도 3은 제1 및 제2종래기술에 따른 정전기 방전 보호 장치의 누설전류 특성을 비교한 그래프.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 정전기 방전 보호 장치를 도시한 도면.
도 5a는 제1 및 제2종래기술에 따른 정전기 방전 보호 장치와 본 발명의 정전기 방전 보호 장치의 누설전류 경로를 나타낸 시뮬레이션 이미지.
도 5b는 제2종래기술에 따른 정전기 방전 보호 장치와 본 발명의 정전기 방전 보호 장치의 누설전류 특성을 비교한 그래프.
도 6a 내지 도 6c 및 도 7a 내지 도 7c는 본 발명의 제1실시예에 따른 정전기 방전 보호 장치의 제조방법을 도시한 공정도.
도 8a 내지 도 8c 및 도 9a 내지 도 9c는 본 발명의 제2실시예에 따른 정전기 방전 보호 장치의 제조방법을 도시한 공정도.
*도면 주요 부분에 대한 부호 설명*
101, 23 : 활성영역 102, 22 : 소자분리막
103, 25 : 게이트전극 104 : 제1배선
105 : 제2배선 106A, 27A : 제1접합영역
106B, 27B : 제2접합영역 107, 24 : 웰
108 : 마스크패턴 26 : 더미패턴
28 : 스페이서

Claims (25)

  1. 소자분리막에 의해 활성영역이 정의된 기판;
    상기 소자분리막과 상기 활성영역을 동시에 가로지르는 게이트전극; 및
    상기 게이트전극 양측 상기 활성영역에 형성되어 상기 게이트전극이 신장된 방향으로 상기 소자분리막과 소정 간격 이격된 접합영역
    을 포함하는 정전기 방전 보호 장치.
  2. 제1항에 있어서,
    상기 접합영역은 서로 다른 접합깊이를 갖는 제1 및 제2접합영역을 포함하는 정전기 방전 보호 장치.
  3. 제1항에 있어서,
    상기 접합영역은,
    제2접합영역; 및
    상기 제2접합영역보다 작은 접합깊이를 갖고, 상기 게이트전극이 신장된 방향으로 상기 소자분리막으로부터 소정 간격 이격되어 상기 제2접합영역 양측에 배치된 제1접합영역
    을 포함하는 정전기 방전 보호 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 및 제2접합영역은 서로 동일한 도전형을 갖거나, 또는 서로 상보적인 도전형을 갖는 정전기 방전 보호 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2접합영역이 서로 동일한 도전형을 갖는 경우에 상기 제1접합영역의 불순물 도핑농도가 상기 제2접합영역의 불순물 도핑농도보다 작은 정전기 방전 보호 장치.
  6. 제4항에 있어서,
    상기 활성영역에 형성된 웰을 더 포함하는 정전기 방전 보호 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2접합영역이 서로 동일한 도전형을 갖는 경우에 상기 웰은 상 기 제1 및 제2접합영역과 서로 상보적인 도전형을 갖는 정전기 방전 보호 장치.
  8. 제6항에 있어서,
    상기 제1 및 제2접합영역이 서로 상보적인 도전형을 갖는 경우에 상기 웰은 상기 제1접합영역과 동일한 도전형을 갖는 정전기 방전 보호 장치.
  9. 소자분리막에 의해 활성영역이 정의된 기판상에 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 게이트전극을 형성하는 단계; 및
    상기 활성영역에 선택적으로 불순물을 이온주입하여 상기 게이트전극이 신장된 방향으로 상기 소자분리막과 소정 간격 이격된 접합영역을 형성하는 단계
    를 포함하는 정전기 방전 보호 장치 제조방법.
  10. 제9항에 있어서,
    상기 접합영역을 형성하는 단계는,
    상기 게이트전극이 신장된 방향으로 상기 소자분리막과 접하는 상기 활성영역을 일부 덮는 마스크패턴 및 상기 게이트전극을 이온주입장벽으로 불순물을 이온주입하여 형성하는 정전기 방전 보호 장치 제조방법.
  11. 제9항에 있어서,
    상기 접합영역은 서로 다른 접합깊이를 갖는 제1 및 제2접합영역을 포함하는 정전기 방전 보호 장치 제조방법.
  12. 제11항에 있어서,
    상기 접합영역을 형성하는 단계는,
    상기 게이트전극이 신장된 방향으로 상기 소자분리막과 접하는 상기 활성영역을 일부 덮는 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴 및 상기 게이트전극을 이온주입장벽으로 복수회 불순물 이온주입을 실시하여 제2접합영역 및 상기 제2접합영역보다 작은 접합깊이를 갖고, 상기 게이트전극이 신장된 방향으로 상기 제2접합영역 양측에 상기 소자분리막으로부터 소정 간격 이격된 제1접합영역을 형성하는 단계
    를 포함하는 정전기 방전 보호 장치 제조방법.
  13. 제12항에 있어서,
    상기 제1접합영역은 경사이온주입을 통해 형성하는 정전기 방전 보호 장치 제조방법.
  14. 제11항에 있어서,
    상기 제1 및 제2접합영역을 서로 동일한 도전형을 갖도록 형성하거나, 또는 서로 상보적인 도전형을 갖도록 형성하는 정전기 방전 보호 장치 제조방법.
  15. 제14항에 있어서,
    상기 제1 및 제2접합영역을 서로 동일한 도전형을 갖도록 형성하는 경우에 상기 제1접합영역의 불순물 도핑농도를 상기 제2접합영역의 불순물 도핑농도보다 작게 형성하는 정전기 방전 보호 장치 제조방법.
  16. 제14항에 있어서,
    상기 게이트전극을 형성하기 이전에,
    상기 활성영역에 웰을 형성하는 단계를 더 포함하는 정전기 방전 보호 장치 제조방법.
  17. 제16항에 있어서,
    상기 제1 및 제2접합영역을 서로 동일한 도전형을 갖도록 형성하는 경우에 상기 웰은 상기 제1 및 제2접합영역과 서로 상보적인 도전형을 갖도록 형성하는 정전기 방전 보호 장치 제조방법.
  18. 제16항에 있어서,
    상기 제1 및 제2접합영역을 서로 상보적인 도전형을 갖도록 형성하는 경우에 상기 웰은 상기 제1접합영역과 동일한 도전형을 갖도록 형성하는 정전기 방전 보호 장치 제조방법.
  19. 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 기판상에 상기 소자분리막과 상기 활성영역을 동시에 가로지르는 게이트전극을 형성함과 동시에 상기 게이트전극과 교차하고 상기 소자분리막과 접하는 상기 활성영역을 일부 덮는 더미패턴을 형성하는 단계;
    상기 게이트전극 및 상기 더미패턴을 이온주입장벽으로 상기 활성영역에 불순물을 이온주입하여 제1접합영역을 형성하는 단계;
    상기 게이트전극 및 상기 더미패턴 양측벽에 스페이서를 형성하는 단계; 및
    상기 게이트전극, 상기 더미패턴 및 상기 스페이서를 이온주입장벽으로 상기 활성영역에 불순물을 이온주입하여 제2접합영역을 형성하는 단계
    를 포함하는 정전기 방전 보호 장치 제조방법.
  20. 제19항에 있어서,
    상기 제2접합영역은 상기 제1접합영역보다 큰 접합깊이를 갖도록 형성하는 정전기 방전 보호 장치 제조방법.
  21. 제19항에 있어서,
    상기 제1 및 제2접합영역을 서로 동일한 도전형을 갖도록 형성하거나, 또는 서로 상보적인 도전형을 갖도록 형성하는 정전기 방전 보호 장치 제조방법.
  22. 제21항에 있어서,
    상기 제1 및 제2접합영역을 서로 동일한 도전형을 갖도록 형성하는 경우에 상기 제1접합영역의 불순물 도핑농도를 상기 제2접합영역의 불순물 도핑농도보다 작게 형성하는 정전기 방전 보호 장치 제조방법.
  23. 제21항에 있어서,
    상기 게이트전극 및 상기 더미패턴을 형성하기 이전에,
    상기 활성영역에 웰을 형성하는 단계를 더 포함하는 정전기 방전 보호 장치 제조방법.
  24. 제23항에 있어서,
    상기 제1 및 제2접합영역을 서로 동일한 도전형을 갖도록 형성하는 경우에 상기 웰은 상기 제1 및 제2접합영역과 서로 상보적인 도전형을 갖도록 형성하는 정전기 방전 보호 장치 제조방법.
  25. 제23항에 있어서,
    상기 제1 및 제2접합영역을 서로 상보적인 도전형을 갖도록 형성하는 경우에 상기 웰은 상기 제1접합영역과 서로 동일한 도전형을 갖도록 형성하는 정전기 방전 보호 장치 제조방법.
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